数字电子技术第七章ch6
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数字电子技术基础第7章
uI
THVDD
RD OUT
uO
TR
DIS
CO
二、工作原理
uI (2/3)VDD (1/3)VDD
O uO UOH UOOL
C1 和当C输2 分入别电输压出uI＜R=310V、DDS时=，1，比较触器发 器置 1，Q = 1，输出 uO 为高电平 UOH。
当输入电压 比较器 C1 和 C2
输31 出VDDR＜=
TTL 单定时器型号的最后 3 位数字为 555，双定时 器的为 556；CMOS 单定时器的最后 4 位数为 7555， 双定时器的为 7556。它们的逻辑功能和外部引线排列完 全相同。
555 定时器的电路结构与符号
构成电阻分
压器，为比较器 C 1、C2 提供两个基
准电压:
UR1 =(2/3)VDD， UR2 =(1/3)VDD。
当 uI 从小增大 时，经过 UT+ 处才能
使输出发生跃变。
UT- UT+
uI
负向阈值电压 正向阈值电压
回差电压 UT = UT+ - UT-
施密特触发 器工作特点
(1)允许输入信号为缓慢变化的信号。 (2)有两个阈值电压。 (3)有两个稳态。
7.3.2 用 555 定时器组成施密特触发 器
一、电路组成
构成电压比
较器，比较 TH 与 UR1 和TR 与 UR2 的大小。
R C1
R
UR1 R
UR2
S
R C2
V
构成基本 RS 触发
器，决定电路输出。
G1 Q G3
G4
输出
缓冲器
Q
G2
MOS 开关管
555 定时器的电路结构与符号
精品课件-数字电子技术-第7章
(D3 23 +D2
22
+D121+D0 20 )
（7.1.2）
第7章 数/模(D/A)与模/数(A/D)转换器
对于n位输入的权电阻网络D/A转换器， 当负反馈电阻取 为R/2时， 输出电压为
vO
=
VREF 2n
(Dn1 2n1 +Dn2 2n2 + …
+D121+D0 20 )
=
VREF 2n
第7章 数/模(D/A)与模/数(A/D)转换器
第７章 数/模(D/A)与模/数(A/D)转换器
7.1 D/A转换器 7.2 A/D转换器 7.3 集成D/A转换器Multisim 10仿真实验 实验与实训 本章小结 习题
第7章 数/模(D/A)与模/数(A/D)转换器
7.1 D/A 7.1.1 权电阻网络D/A
第7章 数/模(D/A)与模/数(A/D)转换器
由图7.1.2所示电路还可以看出， 由于工作在线性反相 输入状态的运算放大电器的反相输入端相当于接地（虚地）， 所以无论模拟开关Si合于何种位置， 与Si相连的倒T型2R电阻 支路从效果上看总是接“地”的， 即流经每条倒T型2R电阻 支路的电流与模拟开关Si的状态无关； 从R—2R倒T型电阻网 络的A、 D、 C、 D每个节点向左看， 每个二端网络的等效 电阻均为R， 故从基准电压UREF输出的电流恒为I=UREF/R， 而流经倒T型2R电阻支路的电流从高位到低位按2的负整数幂 递减， 从右到左分别为I3=I/2， I2=I/4， I1=I/8 ， I0=I/16。
第7章 数/模(D/A)与模/数(A/D)转换器
由图7.1.2所示电路， 有
iΣ =I3 +I2 +I1+I0
精品课件-数字电子技术-第7章
第7章 集成逻辑门电路简介
7.4 已知电路和输入信号的波形如图7.12所示，信号 的重复频率为1 MHz，每个门的平均延迟时间tpd=20 ns，试 画出：（1） 不考虑tpd影响时的波形；（2） 考虑tpd影响
第7章 集成逻辑门电路简介
图7.12 题7.4图
第7章 集成逻辑门电路简介
7.5 电路如图7.13所示。（1） 分别写出Y1、Y2、Y3、 Y4的逻辑函数表达式；（2） 若已知A、B、C的波形，试分别 画出Y1、Y2、Y3、Y4
(4) DE段。当UI≥1.4 V时，V2、V5饱和，V4截止，输 出为低电平, 与非门处于饱和状态, 所以把DE段称为饱和
第7章 集成逻辑门电路简介
4. （1） 输出高电平UOH和输出低电平UOL。电压传输特性 曲线截止区的输出电压为UOH，饱和区的输出电压为UOL。 一般产品规定UOH≥2.4 V，UOL＜0.4 V （2） 阈值电压Uth。电压传输特性曲线转折区中点所 对应的输入电压为Uth，也称门槛电压。一般TTL与非门的 Uth≈1.4 V
Y=Y1·Y2
第7章 集成逻辑门电路简介
图7.4 实现“线与”功能的电路
第7章 集成逻辑门电路简介
但是普通TTL逻辑门的输出端是不允许直接相连的，如 图7.5所示电路：设门1的输出为高电平（Y1=1）， 门2的输 出为低电平（Y2=0），此时门1的V4管和门2的V5管均饱和导通， 这样在电源UCC的作用下将产生很大的电流流过V4、V5管使V4、 V5
第7章 集成逻辑门电路简介
（3） 关门电平UOFF和开门电平UON。保证输出电平为 额定高电平（2.7 V左右）时，允许输入低电平的最大值， 称为关门电平UOFF。通常UOFF≈1 V ， 一般产品要求 UOFF≥0.8 V。 保证输出电平达到额定低电平（0.3 V）时， 允许输入高电平的最小值，称为开门电平UON。通常 UON≈1.4 V，一般产品要求UON≤1.8 V
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沿来到时，才能将预置输入端D、C、B、A的数据送至输出端，
即QDQCQBQA=DCBA。
P、T为计数器允许控制端，高电平有效，只有当Cr=LD=1， PT=1，在CP作用下计数器才能正常计数。当P、T中有一个为低 时，各触发器的J、K端均为0，从而使计数器处于保持状态。 P、T的区别是T影响进位输出OC，而P则不影响OC。
第7章 常用集成时序逻辑器件及应用
② 同步清0。计数器在S0~SM-1共M个状态中工作，当计数 器进入SM-1状态时，利用SM-1状态译码产生清0信号并反馈到同 步清0端，要等下一拍时钟来到时，才完成清0动作，使计数器 返回S0。
可见，同步清0没有过渡状态，如图中实线所示。
第7章 常用集成时序逻辑器件及应用
① 异步清0。计数器在S0~SM-1共M个状态中工作，当计数 器进入SM状态时，利用SM状态进行译码产生清0信号并反馈到 异步清0端，使计数器立即返回S0状态。
由 于 是 异 步 清 0 ， 只 要 SM 状 态 一 出 现 便 立 即 被 置 成 S0 状 态，因此SM状态只在极短的瞬间出现，通常称它为“过渡态”。 在计数器的稳定状态循环中不包含SM状态。
第7章 常用集成时序逻辑器件及应用
① 同步置0法（前M个状态计数）。 选用S0~SM-1共M个状态计数，计到SM-1时使LD=0，等下一 个CP来到时使状态置0，即返回S0状态。这种方法和同步清0 法 类似，但必须设置预置输入DCBA=0000。 本例中M=7，故选用 0000~0110 共七个状态，计到 0110 时 同步置0，画出其态序表，设计反馈逻辑LD=QCQB，画逻辑图。
第7章 常用集成时序逻辑器件及应用
采用同步置数法：置数法是通 过控制同步置数端LD和预置输入端 DCBA来实现模M计数器。由于置 数状态可在N个状态中任选取，因 此实现的方案很多。
即QDQCQBQA=DCBA。
P、T为计数器允许控制端，高电平有效，只有当Cr=LD=1， PT=1，在CP作用下计数器才能正常计数。当P、T中有一个为低 时，各触发器的J、K端均为0，从而使计数器处于保持状态。 P、T的区别是T影响进位输出OC，而P则不影响OC。
第7章 常用集成时序逻辑器件及应用
② 同步清0。计数器在S0~SM-1共M个状态中工作，当计数 器进入SM-1状态时，利用SM-1状态译码产生清0信号并反馈到同 步清0端，要等下一拍时钟来到时，才完成清0动作，使计数器 返回S0。
可见，同步清0没有过渡状态，如图中实线所示。
第7章 常用集成时序逻辑器件及应用
① 异步清0。计数器在S0~SM-1共M个状态中工作，当计数 器进入SM状态时，利用SM状态进行译码产生清0信号并反馈到 异步清0端，使计数器立即返回S0状态。
由 于 是 异 步 清 0 ， 只 要 SM 状 态 一 出 现 便 立 即 被 置 成 S0 状 态，因此SM状态只在极短的瞬间出现，通常称它为“过渡态”。 在计数器的稳定状态循环中不包含SM状态。
第7章 常用集成时序逻辑器件及应用
① 同步置0法（前M个状态计数）。 选用S0~SM-1共M个状态计数，计到SM-1时使LD=0，等下一 个CP来到时使状态置0，即返回S0状态。这种方法和同步清0 法 类似，但必须设置预置输入DCBA=0000。 本例中M=7，故选用 0000~0110 共七个状态，计到 0110 时 同步置0，画出其态序表，设计反馈逻辑LD=QCQB，画逻辑图。
第7章 常用集成时序逻辑器件及应用
采用同步置数法：置数法是通 过控制同步置数端LD和预置输入端 DCBA来实现模M计数器。由于置 数状态可在N个状态中任选取，因 此实现的方案很多。
《数字电子技术 》课件第7章
当电容持续充电至电容两端电压UC ≥ (2/3)UDD 时, UTH =UC ≥( 2/3)UDD, 又有UTR>13UDD, 那么输出就由暂稳状态“1” 自动返回稳定状态“0”。
3. 暂稳状态持续的时间又称输出脉冲宽度， 用tW表示。 它由电路中电容两端的电压来决定， 可以用三要素法求得 tW≈1.1RC。 当一个触发脉冲使单稳态触发器进入暂稳定状态以后， 在随后tW时间内的其他触发脉冲对触发器就不起作用了； 只 有当触发器处于稳定状态时， 输入的触发脉冲才起作用。
q RA RA RB
图7.14 可调占空比的多谐振荡器
2. 石英晶体振荡器 石英晶体J电路符号如图7.15(a)所示， 它是将切成薄片 的石英晶体置于两平板之间构成的， 在电路中相当于一个高 Q(品质因数)选频网络， 其电抗频率特性如图7.15(b)所示。
图7.15
(a) 石英晶体的电路符号； (b)
若控制端S悬空或通过电容接地, 则
若控制端S外接控制电压US， UR1=US而
图7.6所示为S端悬空或通过电容接地的施密特触发器电压 传输特性， 同时也反映了回差电压的存在， 而这种现象称为 电路传输滞后特性。 回差电压越大， 施密特触发器的抗干扰 性越强， 但施密特触发器的灵敏度也会相应降低。
典型延时电路如图7.11所示， 与定时电路相比， 其区别 主要是电阻和电容连接的位置不同。电路中的继电器KA为常 断继电器， 二极管VD的作用是限幅保护。
图7.11 延时电路
2) 分频 当一个触发脉冲使单稳态触发器进入暂稳状态时， 在此 脉冲以后时间tW内，如果再输入其他触发脉冲， 则对触发 器的状态不再起作用； 只有当触发器处于稳定状态时， 输入 的触发脉冲才起作用， 分频电路正是利用这个特性将高频率 信号变换为低频率信号， 电路如图7.12所示。
精品课件-数字电子技术及应用-第7章
第七章 存储器与可编程逻辑器件
图7－1-2 (a)电路图；(b)字的读出方法
第七章 存储器与可编程逻辑器件
读出数据时，首先输入地址码，并使 EN 0，在数据
输出端 D3 ~ D0 可获得该地址所存储的数据字。例如，在图
7-1-2 中，A1A0 =10 时，字选线 W2=1，而 W0 = W1 = W3 = 0， 字线上的高电平通过接有二极管的位线 Y3、Y2、Y1，使 D3 = D2 = D1 = 1，位线与的交叉处无二极管，故 D0 = 0，结果输出数 据字 D3D2 D1D0 =1110。按此分析，类似可以得到该图输入其 它地址码时的输出，为了更明白地表述读字的方法，可用图 7-1-2（b）表示。
(2)MOS管固定ROM。MOS管固定ROM也是由地址译码器、存 储矩阵和输出电路三部分组成，但它们都是用MOS管构成的。 图7－1－3是4×4位NMOS管固定ROM，即把图7－1－2电路的存 储矩阵中有二极管的位置，都换成了NMOS管（注意：在LSI中， MOS管大都做成源、漏对称结构）。
第七章 存储器与可编程逻辑器件 图7－1-3
第七章 存储器与可编程逻辑器件
输出缓冲器是ROM的数据读出电路，通常用三态门构成， 它不仅可以实现对输出数据的三态控制，方便与系统总线连接， 还可提高存储器的负载能力。
第七章 存储器与可编程逻辑器件 图7－1－1
第七章 存储器与可编程逻辑器件
7.1.2 ROM的编程及分类 1．分类 （1）按制造工艺分：二极管ROM、双极型ROM、MOS型ROM。 （2）按存入方式分：固定ROM和可编程ROM。 （3）可编程ROM细分：一次可编程存储器PROM、光可擦
第七章 存储器与可编程逻辑器件
3）EPROM PROM只能编程一次，所以一旦出错,芯片只好 报废。而EPROM克服了PROM的缺点，它允许对芯片反复改写， 当所存内容需要更新时，可以用特定的方法擦除并重新写入信 息。
数字电子技术基础第7章
数字电子技术基础第7章
7.1.2 脉冲电路的基本分析方法
图 7.1.1 RC开关电路
数字电子技术基础第7章
① 开关转换的一瞬间，电容器上电压不能突变，满足 开关定理UC(0+)=UC(0-)。
② 暂态过程结束后，流过电容器的电流iC(∞)为0，即电 容器相当于开路。
③ 电路的时常数τ=RC, τ决定了暂态时间的长短。根据 三要素公式，可以得到电压(或电流)随时间变化的方程为
放电时间Ｔ2各为
因而振荡周期
数字电子技术基础第7章
图7.2.4 占空比可调的多谐振荡器
数字电子技术基础第7章
3) 占空比可调的多谐振荡器 图７.2.3（a）所示多谐振荡器的T1≠T2，而占空比
（即脉冲宽度与周期之比T1／Ｔ）是固定不变的。实际
应用中常常需要频率固定而占空比可调，图7.2.4所示的 电路就是占空比可调的多谐振荡器。电容Ｃ的充放电通 路分别用二极管V1和V2隔离。RP
输出电压Uo和电容C上电压UC的工作波形如图 7.2.2(b)所示。
数字电子技术基础第7章
2) 输出脉冲宽度TW
输出脉冲宽度TW是暂稳态的停留时间，根据电容C的充 电过程可知：
因而代入式
可得
图7.2.2(a)所示电路对输入触发脉冲的宽度有一定要求， 它必须小于TW。若输入触发脉冲宽度大于TW时，应在U2输 入端加RiCi微分电路。
Ui的触发负脉冲消失后，U2回到高电平，在
期间，RS触发器状态保持不变，因此，Uo 一直保持高电平不变，电路维持在暂稳态。但当电容C上
的电压上升到
时，RS触发器置 0，电路输出
Uo=0，V1导通，此时暂稳态便结束，电路将返回到初始的 稳态。
数字电子技术基础第7章
7.1.2 脉冲电路的基本分析方法
图 7.1.1 RC开关电路
数字电子技术基础第7章
① 开关转换的一瞬间，电容器上电压不能突变，满足 开关定理UC(0+)=UC(0-)。
② 暂态过程结束后，流过电容器的电流iC(∞)为0，即电 容器相当于开路。
③ 电路的时常数τ=RC, τ决定了暂态时间的长短。根据 三要素公式，可以得到电压(或电流)随时间变化的方程为
放电时间Ｔ2各为
因而振荡周期
数字电子技术基础第7章
图7.2.4 占空比可调的多谐振荡器
数字电子技术基础第7章
3) 占空比可调的多谐振荡器 图７.2.3（a）所示多谐振荡器的T1≠T2，而占空比
（即脉冲宽度与周期之比T1／Ｔ）是固定不变的。实际
应用中常常需要频率固定而占空比可调，图7.2.4所示的 电路就是占空比可调的多谐振荡器。电容Ｃ的充放电通 路分别用二极管V1和V2隔离。RP
输出电压Uo和电容C上电压UC的工作波形如图 7.2.2(b)所示。
数字电子技术基础第7章
2) 输出脉冲宽度TW
输出脉冲宽度TW是暂稳态的停留时间，根据电容C的充 电过程可知：
因而代入式
可得
图7.2.2(a)所示电路对输入触发脉冲的宽度有一定要求， 它必须小于TW。若输入触发脉冲宽度大于TW时，应在U2输 入端加RiCi微分电路。
Ui的触发负脉冲消失后，U2回到高电平，在
期间，RS触发器状态保持不变，因此，Uo 一直保持高电平不变，电路维持在暂稳态。但当电容C上
的电压上升到
时，RS触发器置 0，电路输出
Uo=0，V1导通，此时暂稳态便结束，电路将返回到初始的 稳态。
数字电子技术基础第7章
精品课件-数字电子技术-第7章
MOS型RAM又分为静态RAM（SRAM，Static RAM）和动态 RAM（DRAM，Dynamic RAM）两类。DRAM存储单元的结构非常 简单，所以集成度远高于SRAM，单片存储容量可达几百兆位 甚至更大，但存取速度比SRAM
第7章 存储器与可编程逻辑器件
存储器的存储容量和存取时间是存储系统性能的两个重要 指标。存储容量指存储器所能存放的信息的多少，存储容量越 大，说明存储器能够存储的信息越多。存储器以字为单位来组 织信息，一个字包含若干个（一般为8个）基本存储单元，一 个字中所含的二进制位数称为字长，每个字都有一个确定的地 址与之对应。存储器的容量一般用字数N同字长M的乘积即 N×M来表示。例如，1 K×8表示该存储器有1024字，每个字 存放8位二进制信息。存取时间一般用读/写周期来描述，读/
第7章 存储器与可编程逻辑器件
11. PC100 SDRAM PC100 SDRAM又称SPD(Serial Presence Detect)内存， 这是专为支持100 MHz主板外频的芯片组相匹配的带有SPD的 新一代内存条。SPD为内存的一种新规范，SPD是在SDRAM内存 上加入一颗很小的EEPROM，可以预先将内存条的各种信息(如 内存块种类、存取时间、容量、速度、工作电压等)写入其中。 电脑启动过程中，系统的BIOS通过系统管理总线把SPD的内容 读入，并自动调整各项设定，以达到最稳定和最优化的效果。
第7章 存储器与可编程逻辑器件
存储器是一种能存储二进制信息的器件。计算机系统中的 存储器可分为两类：
一类是用于保存正在处理的指令和数据，CPU可以直接对 它进行访问，这类存储器通常称为主存储器(或内存)；
另一类是由能记录信息的装置组成，CPU需要使用其所存 放的信息时，可将信息读入内存。这类存储器通常称为外存储 器或海量(Mass storage)
第7章 存储器与可编程逻辑器件
存储器的存储容量和存取时间是存储系统性能的两个重要 指标。存储容量指存储器所能存放的信息的多少，存储容量越 大，说明存储器能够存储的信息越多。存储器以字为单位来组 织信息，一个字包含若干个（一般为8个）基本存储单元，一 个字中所含的二进制位数称为字长，每个字都有一个确定的地 址与之对应。存储器的容量一般用字数N同字长M的乘积即 N×M来表示。例如，1 K×8表示该存储器有1024字，每个字 存放8位二进制信息。存取时间一般用读/写周期来描述，读/
第7章 存储器与可编程逻辑器件
11. PC100 SDRAM PC100 SDRAM又称SPD(Serial Presence Detect)内存， 这是专为支持100 MHz主板外频的芯片组相匹配的带有SPD的 新一代内存条。SPD为内存的一种新规范，SPD是在SDRAM内存 上加入一颗很小的EEPROM，可以预先将内存条的各种信息(如 内存块种类、存取时间、容量、速度、工作电压等)写入其中。 电脑启动过程中，系统的BIOS通过系统管理总线把SPD的内容 读入，并自动调整各项设定，以达到最稳定和最优化的效果。
第7章 存储器与可编程逻辑器件
存储器是一种能存储二进制信息的器件。计算机系统中的 存储器可分为两类：
一类是用于保存正在处理的指令和数据，CPU可以直接对 它进行访问，这类存储器通常称为主存储器(或内存)；
另一类是由能记录信息的装置组成，CPU需要使用其所存 放的信息时，可将信息读入内存。这类存储器通常称为外存储 器或海量(Mass storage)
数字电子技术基础--第七章(第五版)课件PPT
相当存1。
A3 A2
A1
A0
该存储器的容量=?
+V D
存储
D
R
R•••
R R 矩阵
Y0
Y1
•
•
位线
•
Y 14
Y 15
•••
S3 I0
I1
I14
I15
S2 S1
16 线 -1 线 数 据 选 择 器
S0
Y
D0
11
二、可编程ROM（PROM）
有一种可编程序的 ROM ，在出厂时全部存 储 “1”，用户可根据需要将某些单元改写为 “0”,但是，只能改写一次，称为 PROM。
地
译
址
码
存储矩阵
输
器
入
控制信号输入
( CS 、R/W)
读/写控制电路
图 8.1.4
数据输入/输出
25
（1）地址译码器
译码 单译码 ---n位地址构成 2n 条地址线。若n=10，则有1024条地址线 方式 双译码 --- 将地址分成两部分，分别由行译码器和列译码器共同译码
其输出为存储矩阵的行列选择线，由它们共同确定欲选择 的地址单元。
0111
1
0101
0110
0
0110
0101
1
0110
0100
0
0111
0100
1
0111
0101
0
1000
1100
1
1000
1111
0
1001
1101
1
1001
1110
0
1010
1111
1
1010
数字电子技术-7
f ≈
1
RC ln VT+ (VDD VT ) VT (VDD VT+ )
7.2.3 施密特触发器的 应用
1．波形变换
如图7-11所示为施 密特触发器将正弦波信 号转换成矩形方波。其 中，输出脉冲宽度 可通 过回差电压加以调节。
图7-11 施密特触发器波形变换
2．波形整形
如图7-12所示为利用施 密特触发器的回差特性将 不规则波整形成规则的矩 形波。
图7-17 微分型单稳态触发器的电压波形图
2．积分型单稳态触发器
如图7-18所示为CMOS门电路和RC积分电路组成的积分型 单稳态触发器。
图7-18 积分型单稳态触发器的电路结构
（1）稳态时，vI 0 ，所以 vO VOH ，vA vOL VOH 。 （2）当触发脉冲vI加到输入端时， vOL跳变为低电平。但由 于电容C上的电压不能突变，所以在一段时间里vA仍在VTH 以上。因此，在这段时间里G2 的两个输入端电压同时高于 VTH ，使 vO vOL ，电路进入暂稳态。
其中，tw为脉冲宽度（ns），REXT 为外部电阻阻值（k ）， CEXT外部电容容值（pF）。
如图7-21所示为74HC123的引脚图和 逻辑符号图。
（a）引脚图
（b）逻辑符号
图7-21 74HC123的引脚图和逻辑符号
如表7-1所示为74HC123的引脚定义表。
管脚号 1，9 2，10 3，11 4，12
Y0 F0 (I0 ，I1 ， ，In1) Y1 F1(I0 ，I1 ， ，In1) Ym1 Fm1(I0 ，I1 ， ，In1)
如图7-2所示为矩形脉冲的实际波形图。
图7-2 矩形脉冲实际波形图
在描述矩形脉冲的特性时，通常会使用 图7-2中所标注的参数。
数字电子技术基础课后习题答案第7章习题答案
题7.1.1 可编程阵列逻辑（PAL）由、和组成。
答：输入缓冲器、与阵列、或阵列输出题7.1.2 通用阵列逻辑（GAL）由、和组成。
答：输入缓冲器、与阵列、或阵列输出逻辑宏单元题7.1.3 可编程阵列逻辑（PAL）可组成种典型的输出组态。
（A）2 （B）3 （C）4 （D）5答：C题7.1.4 通用阵列逻辑（GAL）的输出逻辑宏单元可组成种典型的输出组态。
（A）2 （B）3 （C）4 （D）5答：D题7.1.5 在系统编程器件（isp）和早期的EEPROM在编程方面，前者脱离了束缚。
（A）软件平台（B）编程器（C）电源（D）刷新电路答：B题7.1.6 单片通用阵列逻辑（GAL）的输出逻辑宏单元编程为寄存器组态时，只能应用在场合。
（A）同步时序电路（B）异步时序电路（C）复位电路（D）移位寄存器答：A、D题7.2.1 在系统可编程逻辑器件采用编程单元。
（A）E2CMOS （B）熔丝（C）SRAM （D）隧道型浮栅单元答：A题7.2.2 EPM7000S系列提供的共享乘积项有和。
（A）共享扩展（B）并联扩展（C）串联扩展（D）缓冲扩展答A、B题7.2.3 输入输出单元即可以编程为输入或输出，还可以编程为。
答：双向题7.2.4 编程I/O控制块输出缓冲器的输出电压摆率，可提供较高的。
（A）克服毛刺（B）并联扩展（C）转换速度（D）减低功耗答：C题7.2.5 ispLSI1000系列的ORP可提供GLB到IOC的信号。
（A）输入（B）中间（C）输出（D）时钟答：C题7.2.6 CPLD具有较高的性能，并具有如下特点。
（A）单片多系统（B）异步时序电路（C）动态刷新（D）丰富的查找表8081题7.3.1 现场可编程门阵列（FPGA ）静态时无 ，称之为 。
(A) 功耗 (B) 电流(C) 零功耗器件 (D) 有源器件答：A 、C题7.3.2 CPLD 的信号通路固定，系统速度可以 。
FPGA 的内连线是分布在逻辑单元周围，而且编程的种类和编程点很多，使布线相当灵活，但在系统速度方面低于 。
数字电子技术基础 ch06-7
6.7 分层次的电路设计方法
6.7.1 设计方法
6.7.2 模块实例引用语句
6.7.1 设计方法
分层次建模就是将一个比较复杂数字电路划分为多个组成 模块，分别对每个模块建模，然后将这些模块组合成一个总 模块，完成所需的功能。 通常有自顶向下（top-down）和自底向上（bottom-up） 自顶向下:先将最终设计目标定义成顶层模块，再按一定 方法将顶层模块划分成各个子模块，然后对子模块进行逻辑 设计。 自底向上: 由基本元件构成的各个子模块首先被确定下来， 然后将这些子模块组合起来构成顶层模块，最后得到所要求 的电路。
关于模块引用的几点注意事项：
（4） 关于端口连接时有关变量数据类型的一些规定。
end
endmodule
全加器电路设计举例
//************四位全加器的描述(参考图3.4.29) ************
module _4bit_adder (S,C3,A,B,C_1); input [3:0] A,B; input C_1; output [3:0] S; output C3; wire C0,C1,C2; //声明模块内部的连接线 fulladder U0_FA (S[0],C0,A[0],B[0],C_1) ;//实例引用模块fulladder fulladder U1_FA (S[1],C1,A[1],B[1],C0) ; //端口信号按照位置顺序对应关联 fulladder U2_FA (S[2],C2,A[2],B[2],C1) ; fulladder U3_FA (S[3],C3,A[3],B[3],C2); endmodule
//************ 一位全加器的描述(参考图3.4.28) ************
6.7.1 设计方法
6.7.2 模块实例引用语句
6.7.1 设计方法
分层次建模就是将一个比较复杂数字电路划分为多个组成 模块，分别对每个模块建模，然后将这些模块组合成一个总 模块，完成所需的功能。 通常有自顶向下（top-down）和自底向上（bottom-up） 自顶向下:先将最终设计目标定义成顶层模块，再按一定 方法将顶层模块划分成各个子模块，然后对子模块进行逻辑 设计。 自底向上: 由基本元件构成的各个子模块首先被确定下来， 然后将这些子模块组合起来构成顶层模块，最后得到所要求 的电路。
关于模块引用的几点注意事项：
（4） 关于端口连接时有关变量数据类型的一些规定。
end
endmodule
全加器电路设计举例
//************四位全加器的描述(参考图3.4.29) ************
module _4bit_adder (S,C3,A,B,C_1); input [3:0] A,B; input C_1; output [3:0] S; output C3; wire C0,C1,C2; //声明模块内部的连接线 fulladder U0_FA (S[0],C0,A[0],B[0],C_1) ;//实例引用模块fulladder fulladder U1_FA (S[1],C1,A[1],B[1],C0) ; //端口信号按照位置顺序对应关联 fulladder U2_FA (S[2],C2,A[2],B[2],C1) ; fulladder U3_FA (S[3],C3,A[3],B[3],C2); endmodule
//************ 一位全加器的描述(参考图3.4.28) ************
[物理]第7章数字电子技术韩焱
![[物理]第7章数字电子技术韩焱](https://img.taocdn.com/s3/m/455bb9f676a20029bd642dfb.png)
存储器的分类 RAM 双极型 单极型 ROM ROM 静态 动态
PROM
EPROM E2PROM 闪速存储器
数
字
电
子
技
术
7.1.3 半导体存储器的主要技术指标
1．存储容量
存储容量是指存储器所能存放二进制信息的总量。 由于存储器中每个存储单元可存储一位二进制数 据，所以存储单元的数目决定了存储器的容量。
数
字
电
子
技
术
3．读/写控制电路
图7.22 RAM的读/写控制电路
数
字
电
子
技
术
7.3.2 SRAM的静态存储单元
图7.23 6管CMOS存储单元的电路图
数
字
电
子
技
术
7.3.3 DRAM的动态存储单元
图7.25 四管DRAM存储单元的电路图
数
字
电
子
技
术
7.4 存储容量的扩展
7.4.1 位扩展
例7.3 试用多片1024 × 4 b的RAM扩展成一个1024 × 16 b 的RAM，则需要多少片这样的RAM芯片？并画出连接图。 解 (1)首先计算需要的芯片数 需要的1024×4 b的RAM芯片数(片)
电
子
技
术
7.2.1 固定ROM
图7.1 固定ROM的电路结构框图
数
字
电
子
技
术
图7.2 具有2位地址输入和4位数据输出的ROM
数
字
电
子
技
术
(二 ) 地址译码器 1. 地址译码器
从 ROM 中读出哪个字由地址码决定。地址 译码器的作用是：根据输入地址码选中相应的字 线，使该字内容通过位线输出。 刚才介绍了ROM中的存储距阵， 4 = 16 个字。 例如，某 ROM 有 4 位地址码，则可选择 2 下面将学习ROM中的地址译码器。 设输入地址码为 1010，则字线 W10 被选中，该 字内容通过位线输出。 存储矩阵中 存储单元的 编址方式
PROM
EPROM E2PROM 闪速存储器
数
字
电
子
技
术
7.1.3 半导体存储器的主要技术指标
1．存储容量
存储容量是指存储器所能存放二进制信息的总量。 由于存储器中每个存储单元可存储一位二进制数 据，所以存储单元的数目决定了存储器的容量。
数
字
电
子
技
术
3．读/写控制电路
图7.22 RAM的读/写控制电路
数
字
电
子
技
术
7.3.2 SRAM的静态存储单元
图7.23 6管CMOS存储单元的电路图
数
字
电
子
技
术
7.3.3 DRAM的动态存储单元
图7.25 四管DRAM存储单元的电路图
数
字
电
子
技
术
7.4 存储容量的扩展
7.4.1 位扩展
例7.3 试用多片1024 × 4 b的RAM扩展成一个1024 × 16 b 的RAM，则需要多少片这样的RAM芯片？并画出连接图。 解 (1)首先计算需要的芯片数 需要的1024×4 b的RAM芯片数(片)
电
子
技
术
7.2.1 固定ROM
图7.1 固定ROM的电路结构框图
数
字
电
子
技
术
图7.2 具有2位地址输入和4位数据输出的ROM
数
字
电
子
技
术
(二 ) 地址译码器 1. 地址译码器
从 ROM 中读出哪个字由地址码决定。地址 译码器的作用是：根据输入地址码选中相应的字 线，使该字内容通过位线输出。 刚才介绍了ROM中的存储距阵， 4 = 16 个字。 例如，某 ROM 有 4 位地址码，则可选择 2 下面将学习ROM中的地址译码器。 设输入地址码为 1010，则字线 W10 被选中，该 字内容通过位线输出。 存储矩阵中 存储单元的 编址方式
数字电子技术第7章(新)
适用于小
容量存储器。
双译码编址方式
适用于大
容量存储器。
EXIT
半导体存储器
1. 单地址译码方式 又称根单字译一线码个，编选n址中位方字地式线址或码W单的i 就地R选址O中寻M了址有该方2字式n 个的字所，有对位应。2n
A0
地 0, 0 0, 1
0, 7
W0
址
A1
译 码
1, 0 ≈
1, 1 ≈
1, 7
电可擦除 EPROM(Electrically EPROM，简称 E2PROM)
分
写入的数据可电擦除，用户可以
多次改写存储的数据。使用方便。
EXIT
半导体存储器
ROM的用途：
1、存储各种程序代码； 2、实现多输入、多输出逻辑函数真值表； 3、代码的变换、符号和数字显示等有关数字电 路及存储各种函数等。
Wi
1 熔丝 Dj MOS - ROM
PROM 出厂时，全部熔丝都连通，存储单元的内容为 全 1(或全 0) 。用户可借助编程工具将某些单元改写为 0 (或 1) ,这只要将需储 0(或 1)单元的熔丝烧断即可。
熔丝烧断后不可恢复，因此 PROM 只能一次编程。
EXIT
半导体存储器
(3) 可擦除 PROM 的存储单元结构 用一个特殊的浮栅 MOS 管替代熔丝。
(一) 引脚图及其功能
A7 1
24 VCC
A6 2
23 A8
A5 3 A4 4
22 21
AV9PP
Intel 2716
A3 5 20 OE
A2 6
19 A10
A1 7 18 CS
A0 8
17 D7
D0 9
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器应用电路故障查找与排除
一、555定时应用电路常见故障现象 二、555定时器应用电路故障查找与排除
7.6 故障的查找与排除
一、555 定时应用电路常见故障现象
以模拟声响电路为例
1. 扬声器没有声响 2. 扬声器只发生单一频率的声响
二、 555 定时器应用电路故障的查找与排除
1. 扬声器没有声响
(1) 检查VCC=9V 是否已加到 555 定时器的 8 脚上。 (2) 如 VCC=9V，则需检查 555(2) 定时器组成的多谐振荡 器是否振荡。如振荡，扬声器不发声响，则可能是扬声器已 坏、或电容 C4 虚焊或损坏；如不振荡，则可能是 555(2) 控制 端 5 脚没有受 1Hz 脉冲控制。这时，检查 555(1) 的 3 脚是否 输出 1Hz 脉冲，如正常，则可能是 RP 或芯片555(2) 已坏。
二、 555 定时器应用电路故障的查找与排除
2. 扬声器只发生单频率的声响
表示 555(1) 组成的多谐振荡，输出固定电平，555(2) 的 5 脚(CO端) 上电压没有变化，才输出单一频率声响。主要检 查R1、R2、C1和 555(1) 外引脚连线。故障原因如下：
(1) 连线有错，555(1) 输出固定电平。 (2) 连线正确，可能存在虚焊或存在断线或 555(1) 芯片已 坏。
一、555定时应用电路常见故障现象 二、555定时器应用电路故障查找与排除
7.6 故障的查找与排除
一、555 定时应用电路常见故障现象
以模拟声响电路为例
1. 扬声器没有声响 2. 扬声器只发生单一频率的声响
二、 555 定时器应用电路故障的查找与排除
1. 扬声器没有声响
(1) 检查VCC=9V 是否已加到 555 定时器的 8 脚上。 (2) 如 VCC=9V，则需检查 555(2) 定时器组成的多谐振荡 器是否振荡。如振荡，扬声器不发声响，则可能是扬声器已 坏、或电容 C4 虚焊或损坏；如不振荡，则可能是 555(2) 控制 端 5 脚没有受 1Hz 脉冲控制。这时，检查 555(1) 的 3 脚是否 输出 1Hz 脉冲，如正常，则可能是 RP 或芯片555(2) 已坏。
二、 555 定时器应用电路故障的查找与排除
2. 扬声器只发生单频率的声响
表示 555(1) 组成的多谐振荡，输出固定电平，555(2) 的 5 脚(CO端) 上电压没有变化，才输出单一频率声响。主要检 查R1、R2、C1和 555(1) 外引脚连线。故障原因如下：
(1) 连线有错，555(1) 输出固定电平。 (2) 连线正确，可能存在虚焊或存在断线或 555(1) 芯片已 坏。