华东师范大学CMOS差分放大器版图设计报告

Project report

课程名称：VLSI版图设计

作业内容：差分放大器版图设计

任课教师：田应洪

学生姓名：刘毓达

学校院系：华东师范大学电子工程系所在班级：集成电路工程

一、设计目标

本次版图设计我做的是CMOS差分放大器的设计。CMOS差分放大器是模拟电路中最基本也是最重要的电路单元之一，掌握其版图对更进一步加深对电路的理解极为重要，更为关键的是，良好的版图能力是一个合格的模拟电路设计者所必须具备的素质。本次所画差分放大器的原理图如下：

二、设计要求

设计规则是设计人员与工艺人员之间的接口与“协议”，是版图设计必须无条件的服从的准则，可以极大地避免由于短路、断路造成的电路失效和容差以及寄生效应引起的性能劣化。设计规则主要包括几何规则、电学规则以及走线规则。

1.工艺

本次版图设计使用无锡上华CSMC 0.6um的工艺库。

2.DRC

在版图完成后必须要通过DRC规则检查。只有通过DRC的版图才初步具备实际的生产价值。DRC文件为工艺库中自带。以下为部分规则示意：

3.I/O端口

两个输入端口，两个输出端口，VDD及VSS接口。如原理图所示。

4.尺寸

差分放大器共使用了5个MOS管。两个PMOS，三个NMOS管。其

中P管尺寸为W/L=80/1，N管尺寸为W/L=64/1。均使用叉指结构。

P管分成8个W/L为10:1的管。

N管分成16个W/L为4:1的管。

PAD尺寸为：

poly层：120*120um

metal1和metal2层：110*110um

nwell层：100*100um

pad层：96*96um

via层：88*88um

三、版图设计

首先考虑五个管子的布局。从上面所给的管子尺寸可以看到，每一个晶体管都是又细又长的一条。对于实际生产显然不合适，所以经过考虑将每个晶体管做成叉指结构，这样使版图密集紧凑，并且能很好的工作。对于总体布局，应充分考虑外部pad的连接，避免外部引线过长及交叉。

总体布局图

考虑各个器件的匹配。由于M1和M2的源漏需要与M3和M4的源漏连接，让它们的栅相互靠近，这样就比较容易把输出连接至M3和M4。同时，两个P管的栅也面对面放置，这样两个输入差分对管就能保持好的匹配。就像一些版图大师所说的那样：“通过使栅的方向一致，可以保证良好的匹配。虽然n型器件和p 器件并没有真正的匹配要求，但让你所有的栅都有同一个方向是非常好的做法。这一做法的附加好处是使你的金属线方向一致。”

完成后的差分放大器版图：

P管的版图：

Dummy版图：

输入管及电流源版图：VDD及衬底接触：

输入差分管及电流源版图：

VDD及VSS衬底接触：

PAD的版图：

PAD版图：

加上PAD后的全局图：

四、DRC中的问题

问题局部放大图：

这一次版图绘制时吸取了上次画版图全部画完才DRC的深刻教训，在画差分放大器时，每做完一个非重复性步骤后立即进行DRC，通过了再复制操作，这样绘制的效率大为提高，前期的错误也出现得

很少。其中出现得一个错误是我把输入对管的有源区连成了一个，结果导致了报错。仔细检查后发现，我的输入对管的栅是面对面放置的，当两个管的有源区连成一个时，metal1和poly的contact接触也被包含其中，导致系统无法区分contact连接的是有源区还是栅跟金属。

另一个错误是metal1和pad连接的错误，如上图截图所显示的那样。检查后发现是metal跟poly距离太近，将pad最外层poly加宽后错误就消失了。

绘制过程中其它的各种错误也出现了不少。但只要耐心地比对规则文件，积极地跟其他同学讨论，问题总是能得到顺利解决。我想以后在其他的工作学习中，这种态度都是值得发扬的。

下面是DRC全部通过的截图：

五、总结

版图（layout）是集成电路从设计走向制造的桥梁，它包含了集成电路尺寸、各层拓扑定义等器件相关的物理信息数据。版图设计是创建工程制图的精确的物理描述过程，即定义各工艺层图形的形状、尺寸以及不同工艺层的相对位置的过程。其设计目标有以下三方面：

①满足电路功能、性能指标、质量要求；

②尽可能节省面积，以提高集成度，降低成本；

③尽可能缩短连线，以减少复杂度，缩短延时，改善可能性。

通过这次版图的绘制，我获益良多。不仅加深了对这学期所学知识的理解，对固态电路也有了进一步认识。同时，对cadence中virtuoso 工具的应用也从生疏变得熟练，使自己的实践应用能力得到极大地提升。

最后，感谢田应洪老师，一学期的敦敦教诲。其中不单单是版图技术，更重要的是做事做人的道理。谢谢老师！