实验一 半加器的设计
一位全加器的设计
一位全加器的设计一．实验目的1．掌握原理图输入设计。
2．利用一位半加器实现一位全加器。
二．实验原理1．一位半加器输入a，b；输出co，so；其中co为进位输出；so为和的输出；真值表如下图所示。
2．一位全加器真值表如下图所示。
三．实验内容1．以原理图输入作为设计输入，设计半加器。
2．利用设计好的半加器，实现全加器的设计。
3．通过仿真，观察设计的正确性。
4．仿真完成后，将原理图设计转换为VHDL文件。
四．设计提示仔细阅读真值表，思考如何将半加器设计为全加器。
五．实验报告要求1．写出原理图设计。
（半加器电路原理图）（全加器原理图）2．分析设计过程。
用两个半加器构成全加器。
3．记录仿真波形，保存生成的元件以及RTL，将原理图文件转变为VHDL文件。
（全加器仿真图）(符号元件)(全加器RTL)（全加器VHDL文件）LIBRARY ieee;USE ieee.std_logic_1164.all;LIBRARY work;ENTITY quan2 ISPORT(a : IN STD_LOGIC;b : IN STD_LOGIC;c : IN STD_LOGIC;ci : OUT STD_LOGIC;si : OUT STD_LOGIC);END quan2;ARCHITECTURE bdf_type OF quan2 ISCOMPONENT quanPORT(a : IN STD_LOGIC;b : IN STD_LOGIC;co : OUT STD_LOGIC;so : OUT STD_LOGIC);END COMPONENT;SIGNAL SYNTHESIZED_WIRE_0 : STD_LOGIC;SIGNAL SYNTHESIZED_WIRE_1 : STD_LOGIC;SIGNAL SYNTHESIZED_WIRE_2 : STD_LOGIC;BEGINb2v_inst : quanPORT MAP(a => a,b => b,co => SYNTHESIZED_WIRE_2,so => SYNTHESIZED_WIRE_0);b2v_inst1 : quanPORT MAP(a => SYNTHESIZED_WIRE_0,b => c,co => SYNTHESIZED_WIRE_1,so => si);ci <= SYNTHESIZED_WIRE_1 OR SYNTHESIZED_WIRE_2;END bdf_type;4．书写实验报告时要结构合理，层次分明，在分析描述的时候，注意语言的流畅。
实验一半加器的设计
实验一半加器设计一、实验目的1、了解和学习Quartus II 5.1 软件设计平台。
2、了解EDA的设计过程。
3、通过实例，学习和掌握Quartus II 5.1 平台下的图形输入法4、学习和掌握半加器的工作和设计原理。
二、实验仪器PC机，操作系统为Windows2000/XP,本课程所用系统均为WindowsXp下同），Quartus II5.1 设计平台。
三、实验原理加法器是构成算术运算器的基本单元，有来自低位的进位将两个1位二进制数相力口，称为半加。
实现半加运算的电路叫做半加器。
按照二进制加法运算规则可以列出如表1-1所示的半加器真值表。
其中A、B是两个加数，S是相加的和，CO是相加高位的进位。
将S、CO和A、B的关系写成逻辑表达式如下：S 二AB AB = A： BCO 二AB四、实验步骤1、启动Quartus II 5.1 :在Windows操作系统下，单击"开始”，选择"程序”，再选择"altera ”选项下的"Quartus II 5.1 ”命令。
2、新建工程：在File菜单中选择New Project Wizard …，弹出对话框如图1-1所示图1 — 1在这个对话框中，第一行是需要你指定项目保存的路径，支持含中文字符的路径，第二行是需要你为这个项目取一个名称，第三行是需要你为这个项目的顶层实体取个名称，如实验不需要使用芯片，这三个设定好后，点击“ finish ”。
（如何使用芯片及各参数设定将在实验 3 中讲到）出现如下界面在File 菜单中选择New,出现一个对话框如图 1 — 2图1 — 2 选择 Block Diaqram/Schematic File ，然后点击"OK ”。
ft QuBEtus TK - £：7>uuiiKn!x mJ 5D <I I >3i E x/tafi/|Krii/ 3/d D » --£Bl«i£kl .MFjtils £di L £LM * frajiiri,占■■LfriaABtiaLi [lain Ukl?□ GS ®筍而訂T 旦才®曙涉C •轿峙fe ® 0IkCLTJ^dm AI .TO'i. SyriE-Hi/i Pltionti^j k /iBI-A J "Vt'-mmy 扎 CiifcdiWkniW 扎 Eiot 人行WMJ Nfrlrtfl®p 暑讣1F4t IN IK TiRii FlEH. "V |础 1■■中■ | Mb图1 — 34、 保存文件：选菜单File'Save ，在弹出的Save As 对话窗口中，指定存放文件类型、 文件夹和文件名。
半加器和全加器的设计
port (a,b :in std_logic;
c: out std_logic);
end component;
signal x:std_logic_vector(0 to 2);
begin
u1: h_adder1 port map(a,b,x(1),x(0));
u2: h_adder1 port map(x(1),cin,sum,x(2));
entity count10 is
port(clk,r,s :in std_logic;
data:in std_logic_vector(3 downto 0);
co :out std_logic;
q:buffer std_logic_vector(3 downto 0));
end count10;
u3: or23 port map(a=>x(0),b=>x(2),c=>cout);
end arch;
运行结果：
方法二：
运行结果：
实验二.四选一数据选择器的设计
1用case语句：
library ieee;
use ieee.std_logic_1164.all;
entity mux4_1ais
port(A,B,C,D :in std_logic_vector(3 downto 0);
entity dswq is
port(clk,dir : in std_logic;
q : buffer std_logic_vector(3 downto 0));
end;
architecture arch of dswq is
begin
process(clk,q,dir)
实验1 原理图输入设计8位全加器
实验1 原理图输入设计8位全加器11电子2班 邓嘉明 学号：201124121228实验目的：熟悉利用Quartus Ⅱ的原理图输入方法设计简单组合电路，掌握层次化设计的方法，并通过一个8位全加器的设计把握利用EDA 软件进行电子线路设计的详细流程 实验工具：Quartus Ⅱ8.0 实验步骤：（1）工程设计步骤：（2）八位全加器设计步骤：实验内容：一、一位半加器（1）原理图设计：如图1-1图1-1一位半加器原理图（2）综合一位半加器综合报告：如图1-2图1-2 一位半加器综合报告图流动状态 软件版本 修复名称 顶层文件 器件系列所有逻辑资源所有寄存器 所有引脚 所有虚拟引脚 所有存储器 器件型号 时间模型（3）功能仿真半加器功能仿真波形图：如图1-3图1-3半加器波形仿真图半加器理论的结果：如表1-1结论：图所以波形图仿真时成功的。
（4）时序仿真半加器时序仿真波形图：如图1-4图1-4 半加器时序仿真波形图结论：时序仿真没有出现毛刺，只能说明这次试验比较幸运。
延时情况：如图1-5注：tsu（建立时间），th（保持时间），tco（时钟至输出延时），tpd（引脚至引脚延时）图1-5 半加器时序仿真延时情况（5）封装一位半加器的封装：如图1-6图1-6 一位半加器封装二、一位全加器（1）一位全加器原理图设计：如图2-1图2-1 一位全加器原理图（2）综合一位全加器综合报告：如图2-2图2-2 一位全加器综合报告（3）功能仿真一位全加器功能仿真波形图：如图2-3果，所以波形图仿真时成功的。
（4）时序仿真一位全加器时序仿真波形图：如图2-4图2-4 一位全加器时序仿真波形图结论:一位全加器时序仿真结果没有出现毛刺，只能说明这次试验比较幸运。
延时情况：如图2-5图2-5 一位全加器时序仿真延时情况（5）封装一位全加器封装：如图2-6图2-6 一位全加器封装三、八位全加器（1）原理图设计一个8位全加器可以由8个1位全加器构成，加法器间的进位可以串行方式实现。
组合逻辑电路设计实验报告
一、实验目的1. 理解组合逻辑电路的基本原理和组成。
2. 掌握组合逻辑电路的设计方法，包括逻辑表达式的推导和门电路的选择。
3. 学习使用逻辑门电路实现基本的逻辑功能，如与、或、非、异或等。
4. 通过实验验证组合逻辑电路的设计和功能。
二、实验原理组合逻辑电路是一种数字电路，其输出仅取决于当前的输入，而与电路的历史状态无关。
常见的组合逻辑电路包括逻辑门、编码器、译码器、多路选择器等。
三、实验设备1. 74LS系列逻辑门芯片（如74LS00、74LS02、74LS04、74LS08等）2. 逻辑电平显示器3. 逻辑电路开关4. 连接线四、实验内容1. 半加器设计（1）设计要求：实现两个一位二进制数相加，不考虑进位。
（2）设计步骤：a. 根据真值表，推导出半加器的逻辑表达式：S = A ⊕ B，C = A ∧ B。
b. 选择合适的逻辑门实现半加器电路。
c. 通过实验验证半加器的功能。
2. 全加器设计（1）设计要求：实现两个一位二进制数相加，考虑进位。
（2）设计步骤：a. 根据真值表，推导出全加器的逻辑表达式：S = A ⊕ B ⊕ Cin，Cout = (A ∧ B) ∨ (B ∧ Cin) ∨ (A ∧ Cin)。
b. 选择合适的逻辑门实现全加器电路。
c. 通过实验验证全加器的功能。
3. 译码器设计（1）设计要求：将二进制编码转换为相应的输出。
（2）设计步骤：a. 选择合适的译码器芯片（如74LS42）。
b. 根据输入编码和输出要求，连接译码器电路。
c. 通过实验验证译码器的功能。
4. 多路选择器设计（1）设计要求：从多个输入中选择一个输出。
（2）设计步骤：a. 选择合适的多路选择器芯片（如74LS157）。
b. 根据输入选择信号和输出要求，连接多路选择器电路。
c. 通过实验验证多路选择器的功能。
五、实验结果与分析1. 半加器实验结果通过实验验证，设计的半加器电路能够实现两个一位二进制数相加，不考虑进位的功能。
组合逻辑电路设计之全加器、半加器
班级姓名学号实验二组合电路设计一、实验目的（1）验证组合逻辑电路的功能（2）掌握组合逻辑电路的分析方法（3）掌握用SSI小规模集成器件设计组合逻辑电路的方法（4）了解组合逻辑电路集中竞争冒险的分析和消除方法二、实验设备数字电路实验箱，数字万用表，74LS00，74LS86三、实验原理1．组合逻辑概念通常逻辑电路可分为组合逻辑电路和时序逻辑电路两大类。
组合逻辑电路又称组合电路，组合电路的输出只决定于当时的外部输入情况，与电路的过去状态无关。
因此，组合电路的特点是无“记忆性”。
在组成上组合电路的特点是由各种门电路连接而成，而且连接中没有反馈线存在。
所以各种功能的门电路就是简单的组合逻辑电路。
组合电路的输入信号和输出信号往往不只一个，其功能描述方法通常有函数表达式、真值表，卡诺图和逻辑图等几种。
实验中用到的74LS00和74LS86的引脚图如图所示。
00 四2输入与非门Vcc4B4A4Y3B3A3Y Array 1A1B1Y2A2B2Y GND2.组合电路的分析方法。
组合逻辑电路分析的任务是：对给定的电路求其逻辑功能，即求出该电路的输出与输入之间的关系，通常是用逻辑式或真值表来描述，有时也加上必须的文字说明。
分析一般分为一下几个步骤：（1）由逻辑图写出输出端的逻辑表达式，简历输入和输出之间的关系。
（2）列出真值表。
（3）根据对真值表的分析，确定电路功能。
3.组合逻辑电路的设计方法。
组合逻辑电路设计的任务是：由给定的功能要求，设计出相应的逻辑电路。
一般设计的逻辑电路的过程如图：（1）通过对给定问题的分心，获得真值表。
在分析中要特别注意实际问题如何抽象为几个输入变量和几个输出变量直接的逻辑关系问题，其输出变量之间是否存在约束关系，从而过得真值表或简化真值表。
（2）通过卡诺图化简或逻辑代数化简得出最简与或表达式，必要时进行逻辑式的变更，最后画出逻辑图。
（3）根据最简逻辑表达式得到逻辑电路图。
四．实验内容。
1.分析，测试半加器的逻辑功能。
半加器全加器的工作原理和设计方法实验报告
半加器全加器的工作原理和设计方法实验报告
一、实验目的
1、了解数字电路的基本运算电路，如半加器和全加器。
二、实验器材
集成电路IC：74LS86、74LS83A、定时器CD4017
三、实验原理
1、半加器
半加器的功能是对两个二进制位的加法进行部分运算，即进行逐位相加，得到次位的进位信号和本位的和信号，半加器的运算法则如下：
• 0+0=0，S=0，C=0
其中，S为和信号，C为进位信号。
半加器的逻辑电路图如图1所示：
其中，传输门XOR gate为异或门，SUM为和信号输出端，CARRY为进位信号输出端。
2、全加器
图2. 全加器逻辑电路图
四、实验内容
将集成电路74LS86的引脚定义为X1、X2、不连、SUM、CARRY，输入进位信号CARRY 为不连，依次连接如图3所示，将本位输入信号接到X1和X2引脚上，再将SUM和CARRY 引脚接到示波器上，调节示波器显示参数，观察和进位信号输出情况。
将全加器的电路图按照原理图进行布线，如图4所示：
五、实验结果
将X1和X2输入信号分别输入1和0，观察示波器上和进位信号输出情况如图5所示：
图5. 半加器实验结果
该结果表明，1+0=1，和信号S=1，进位信号C=0，符合半加器的逻辑运算法则。
3、实验验证了半加器和全加器的逻辑运算法则和逻辑电路设计方法。
组合逻辑电路(半加器全加器及逻辑运算)
一种常见的实现方式是使 用异或门实现和S，使用 与门实现进位C。
半加器的性能分析
逻辑级数
半加器的逻辑级数通常较低，因 为它只涉及基本的逻辑运算。
可靠性
半加器的结构简单，因此具有较 高的可靠性。
延迟时间
由于逻辑级数较低，半加器的延 迟时间相对较短。
资源消耗
半加器使用的逻辑门数量相对较 少，因此在资源消耗方面较为经 济。
组合逻辑电路(半加器 全加器及逻辑运算)
• 组合逻辑电路概述 • 半加器原理与设计 • 全加器原理与设计 • 逻辑运算原理与设计 • 组合逻辑电路的分析与设计方法 • 组合逻辑电路在数字系统中的应用
目录
Part
01
组合逻辑电路概述
定义与特点
定义
无记忆性
组合逻辑电路是一种没有记忆功能的数字 电路，其输出仅取决于当前的输入信号， 而与电路过去的状态无关。
比较器
比较两个二进制数的大小关系，根 据比较结果输出相应的信号，可以 使用与门、或门和非门实现。
全加器
在半加器的基础上增加对进位的处理 ，使用与门、或门和异或门实现两个 一位二进制数带进位的加法运算。
多路选择器
根据选择信号的不同，从多个输 入信号中选择一个输出，可以使 用与门、或门和非门实现。
Part
用于实现控制系统的逻辑 控制、数据处理等功能。
Part
02
半加器原理与设计
半加器的基本原理
半加器是一种基本的组合 逻辑电路，用于实现两个 二进制数的加法运算。
它接收两个输入信号A和 B，并产生两个输出信号： 和S以及进位C。
半加器不考虑来自低位的进 位输入，因此只能处理两个 一位二进制数的加法。
组合逻辑电路的应用领域
组合电路综合实验报告
一、实验目的1. 掌握组合逻辑电路的基本原理和设计方法。
2. 学会使用常用逻辑门电路（如与门、或门、非门、异或门等）设计简单的组合逻辑电路。
3. 提高实验操作技能，加深对数字电路理论知识的理解。
二、实验原理组合逻辑电路是由逻辑门电路组成的，其输出仅与当前输入有关，而与电路历史状态无关。
常见的组合逻辑电路有半加器、全加器、编码器、译码器、多路选择器等。
三、实验器材1. 74LS00、74LS20、74LS138、74LS151等逻辑门电路芯片2. 电阻、电容、导线等实验器材3. 数字逻辑实验箱四、实验内容1. 半加器电路设计（1）设计要求：使用与非门实现半加器电路。
（2）设计步骤：a. 根据半加器的逻辑功能，列出真值表。
b. 由真值表写出逻辑表达式。
c. 根据逻辑表达式，设计电路图。
d. 搭建电路，并进行测试。
2. 全加器电路设计（1）设计要求：使用与非门实现全加器电路。
（2）设计步骤：a. 根据全加器的逻辑功能，列出真值表。
b. 由真值表写出逻辑表达式。
c. 根据逻辑表达式，设计电路图。
d. 搭建电路，并进行测试。
3. 编码器电路设计（1）设计要求：使用与非门实现4-2编码器电路。
（2）设计步骤：a. 根据编码器的逻辑功能，列出真值表。
b. 由真值表写出逻辑表达式。
c. 根据逻辑表达式，设计电路图。
d. 搭建电路，并进行测试。
4. 译码器电路设计（1）设计要求：使用与非门实现2-4译码器电路。
（2）设计步骤：a. 根据译码器的逻辑功能，列出真值表。
b. 由真值表写出逻辑表达式。
c. 根据逻辑表达式，设计电路图。
d. 搭建电路，并进行测试。
5. 多路选择器电路设计（1）设计要求：使用与非门实现2-1多路选择器电路。
（2）设计步骤：a. 根据多路选择器的逻辑功能，列出真值表。
b. 由真值表写出逻辑表达式。
c. 根据逻辑表达式，设计电路图。
d. 搭建电路，并进行测试。
五、实验结果与分析1. 实验过程中，根据设计要求，成功搭建了半加器、全加器、编码器、译码器、多路选择器等组合逻辑电路。
《FPGA系统设计》实验报告》QuartusⅡ软件入门并设计1位半加器
《FPGA系统设计》实验报告》QuartusⅡ软件入门并设计1
位半加器
一、设计任务
首先，我们要熟悉ALTERA公司EDA设计工具软件QuartusII，了解其基本的使用步骤。
然后，我们应该仔细观察并熟悉EDA实验箱。
在了解QuartusII软件的基础上，利用QuartusII软件中使用原理图输入的方法设计并实现一个1位半加器。
设计过程
实验目的是设计1位半加器，以下是设计半加器的原理：半加器表达式：进位：co=a and b
和：so=a xnor (not b)
半加器原理图：
图1
半加器的真值表（注：S为和，C为进位）：
表1
实验操作过程中，开关S1、S2对应于图1中的输入端口a、b,灯D6对应于图1中的SO（和）、灯D5对应于图1中的CO （进位）。
三、实验结果实物图
四、总结
这次实验我们认识了认识 Quartus II 界面，学会软件的使用。
会用原理图输入法来设计组合逻辑电路，学会利用EDA 软件进行电子电路设计的详细流程，能够对设计的项目进行编程下载，用硬件验证设计项目。
本次实验主要是做一个1位半加器，是属于一个比较基础、比较容易的实验。
在实验的过程中，会用到已经学过的《数字逻辑电路》的相关知识和结论。
也因此，本实验做起来比较得心应手。
半加器原理图实验报告
预习报告实验名称半加器原理图学号姓名指导老师一、实验目的1.学习和掌握半加器全加器的工作原理和设计方法。
2. 熟悉EDA工具Quartus II 的使用，能够熟练运用Vrilog HDL语言在Quartus II下进行工程开发、调试和仿真。
3.掌握组合逻辑电路的设计方法，理解组合电路的特点二、实验仪器设备仪器设备名称规格型号编号备注QuartusIIQuartus II 编译器三、实验原理两个二进制数相加，叫做半加，实现半加操作的电路，称为半加器。
A表示被加数，B表示加数，S表示半加和，co表示向高位的进位。
四、实验内容(VHDL语言代码和仿真波形截图及文字分析)1.建立工作库文件夹和编辑设计文件（1）新建一个文件夹。
本项设计的路径为e:\lxh\eda\bjq。
注意，文件夹名不能用中文，也最好不要用数字。
（2）输入原理图，打开Quartusll,选择菜单File-->New。
在New窗口中的Design Files中选择“Block Diagram/Schematic Files”。
然后在编译窗中输入半加器的原理图。
( 3 )文件存盘。
选择File——>Save As命令，找到已设立的文件夹e:\lxh\eda\bjq,存盘文件名为bjq.bdf。
当出现问句“Do you want to create...”时，若单击“是”按钮，则直接进入创建工程流程。
若单击“否”按钮，可按以下的方法进入创建工程流程。
2.创建工程（1）打开建立新工程管理窗。
选择菜单File→New Preject Wizard命令，即弹出“工程设置”对话框。
点击“next”单击此对话框最上一栏右侧的“…”按钮，找到文件夹E:\LXH\EDA\bjq，选中已存盘的文件bjq.bdf，再单击“打开”按钮。
其中第一行的 E:\LXH\EDA\bjq表示工程所在的工作库文件夹；第二行的bjq表示此项工程的工程名，工程名可以取任何其他的名，也可直接用顶层文件作为工程名，第三行是具体的文件名，这里即为 bjq。
半加器电路设计实验报告
半加器电路设计实验报告一、引言半加器是数字电路中最基本的逻辑电路之一，用于实现两个二进制位的相加操作。
在本实验中，我们将设计并实现一个半加器电路，通过对其进行测试和分析，加深对数字电路和逻辑门的理解。
二、实验目的1. 掌握半加器的工作原理和实现方法；2. 学习使用逻辑门实现半加器电路；3. 熟悉数字电路的测试方法和电路分析。
三、实验器材与元件1. 集成电路芯片：7400、7402、7432；2. 连接线、示波器、电源等。
四、实验原理半加器是由两个逻辑门组成的电路，分别是异或门（XOR）和与门（AND）。
异或门用于计算两个二进制位的和值，而与门用于计算进位值。
半加器的输入为两个二进制位A和B，输出为和值S和进位值C。
五、电路设计1. 将7400芯片引脚1和2接地，引脚3和4分别连接输入二进制位A和B；2. 将7400芯片引脚5连接到7432芯片引脚1，并将7400芯片引脚6连接到7432芯片引脚2；3. 将7432芯片引脚3连接到输出和值S，7432芯片引脚4连接到输出进位值C。
六、实验步骤1. 按照上述电路设计进行连线，确保连接正确无误；2. 将输入二进制位A和B设置为不同的值，观察输出和值S和进位值C；3. 使用示波器检测输出信号，并进行分析。
七、实验结果与分析根据实验步骤中的设计和操作，我们可以得到不同输入情况下的输出结果。
当输入A和B均为0时，输出和值S为0，进位值C也为0；当输入A为0，B为1时，输出和值S为1，进位值C为0；当输入A为1，B为0时，输出和值S为1，进位值C为0；当输入A和B均为1时，输出和值S为0，进位值C为1。
八、实验总结通过本次实验，我们成功设计并实现了一个半加器电路，并观察到了不同输入情况下的输出结果。
实验结果与预期一致，验证了半加器电路的正确性。
同时，通过实验分析，我们加深了对数字电路和逻辑门的理解，并掌握了半加器的工作原理和实现方法。
九、存在问题与改进措施在实验过程中，我们发现输入信号的稳定性对输出结果有一定的影响，需要注意输入信号的稳定性，避免干扰导致输出结果的错误。
半加器课程设计
半加器课程设计一、课程目标知识目标：1. 学生能理解半加器的概念，掌握其基本原理；2. 学生能描述半加器的逻辑功能，了解其在数字电路中的应用；3. 学生能运用所学知识分析简单的数字电路问题。
技能目标：1. 学生能通过绘制逻辑图和编写真值表，熟练表达半加器的逻辑功能；2. 学生能运用基本的逻辑门电路搭建简单的半加器电路；3. 学生能运用所学知识解决实际问题，具备一定的创新能力和实践操作能力。
情感态度价值观目标：1. 学生对数字电路产生兴趣，培养探索科学的精神；2. 学生在小组合作中，培养团队协作能力和沟通能力；3. 学生在学习过程中，培养严谨、细致的学习态度，提高自我解决问题的信心。
课程性质：本课程为电子技术基础课程，旨在让学生掌握半加器的基本原理和应用，培养其创新实践能力。
学生特点：学生为初中年级，已具备一定的逻辑思维能力和动手操作能力，对电子技术有一定的好奇心和探索欲。
教学要求：结合学生特点，注重理论与实践相结合，采用启发式教学，引导学生主动参与课堂讨论和实践活动，提高学生的知识水平和实践技能。
通过分解课程目标为具体学习成果，使学生在课程学习过程中实现知识、技能和情感态度价值观的全面提升。
二、教学内容本章节教学内容主要包括以下几部分：1. 半加器的基本概念与原理- 逻辑门电路简介- 半加器的定义及功能- 半加器与全加器的区别与联系2. 逻辑门电路及其应用- 与门、或门、非门的基本原理- 半加器电路的搭建与功能分析- 逻辑门电路在半加器中的应用3. 真值表与逻辑图- 真值表的概念及作用- 逻辑图的绘制方法- 半加器真值表与逻辑图的编制4. 实践操作与问题解决- 搭建简单半加器电路- 分析并解决实际问题- 小组讨论与成果展示教学内容安排与进度：第1课时：介绍半加器的基本概念与原理，学习逻辑门电路基础知识；第2课时：学习真值表与逻辑图的编制方法，分析半加器电路；第3课时：动手实践，搭建简单半加器电路，解决问题；第4课时：总结课程内容，小组讨论，展示成果。
实验一、半加器、全加器实验报告
实验一、 半加器 全加器设计 实验报告
专业班级：
学号：
姓名：
一、实验目的
1.初步掌握 Quartus 开发系统的使用 2.掌握原理图的设计方法 3．掌握组合逻辑电路的设计方法，理解组合电路的特点 二、实验原理
。
（2）在工程文件中添加源文件（file/new）
在出现的对话框中,选择 Design Files 中的选择
（Block Diagram/Schematic File /
VHDL file），打开图形编辑器。
（3）在原理图编辑窗口输入半加器、全加器原理图，保存文件。
在编辑窗口中
可调出器件库的对话框，保存文件时，保存在工程文件的文
根据管脚锁定的方案，操作仪器，记录数据。
半加器： 全加器：
输入
a
b
0
0
0
1
1
0
1
1
输出
sh
ch
输入
a
b
ci-1
0
0
0
0
0
1
0
1
0
0
1
1
1
0
0
1
0
1
1
1
0
1
1
1
输出
si
ci
思考组合逻辑电路的特点： 六、实验总结（总结本次实验收获，实验中应该注意的事项）
加法运算是计算机中最基本的一种算术运算。能完成两个一位二进制数的相加运算并
求得“和”及“进位”逻辑电路，称为半加器。全加器是完成两个一位二进制数相加，并考虑低 位来的进位，即相当于将三个一位二进制数相加的电路。
组合逻辑电路设计之全加器、半加器
班级姓名学号实验二组合电路设计一、实验目的（1）验证组合逻辑电路的功能（2）掌握组合逻辑电路的分析方法（3）掌握用SSI小规模集成器件设计组合逻辑电路的方法（4）了解组合逻辑电路集中竞争冒险的分析和消除方法二、实验设备数字电路实验箱，数字万用表，74LS00，74LS86三、实验原理1．组合逻辑概念通常逻辑电路可分为组合逻辑电路和时序逻辑电路两大类。
组合逻辑电路又称组合电路，组合电路的输出只决定于当时的外部输入情况，与电路的过去状态无关。
因此，组合电路的特点是无“记忆性”。
在组成上组合电路的特点是由各种门电路连接而成，而且连接中没有反馈线存在。
所以各种功能的门电路就是简单的组合逻辑电路。
组合电路的输入信号和输出信号往往不只一个，其功能描述方法通常有函数表达式、真值表，卡诺图和逻辑图等几种。
实验中用到的74LS00和74LS86的引脚图如图所示。
00 四2输入与非门Vcc4B4A4Y3B3A3Y Array 1A1B1Y2A2B2Y GND2.组合电路的分析方法。
组合逻辑电路分析的任务是：对给定的电路求其逻辑功能，即求出该电路的输出与输入之间的关系，通常是用逻辑式或真值表来描述，有时也加上必须的文字说明。
分析一般分为一下几个步骤：（1）由逻辑图写出输出端的逻辑表达式，简历输入和输出之间的关系。
（2）列出真值表。
（3）根据对真值表的分析，确定电路功能。
3.组合逻辑电路的设计方法。
组合逻辑电路设计的任务是：由给定的功能要求，设计出相应的逻辑电路。
一般设计的逻辑电路的过程如图：（1）通过对给定问题的分心，获得真值表。
在分析中要特别注意实际问题如何抽象为几个输入变量和几个输出变量直接的逻辑关系问题，其输出变量之间是否存在约束关系，从而过得真值表或简化真值表。
（2）通过卡诺图化简或逻辑代数化简得出最简与或表达式，必要时进行逻辑式的变更，最后画出逻辑图。
（3）根据最简逻辑表达式得到逻辑电路图。
四．实验内容。
1.分析，测试半加器的逻辑功能。
南昌大学EDA实验报告完整版
EDA实验报告姓名：曾维鋆学号：6102213863老师：杨鼎成班级：通信工程132班目录实验一半加器及全加器的设计 (3)实验二模可变计数器的设计 (6)实验三序列信号检测器的设计 (11)实验四交通灯控制器设计 (15)实验五多功能数字钟设计 (22)实验六出租车计费器的设计 (34)实验七16*16 点阵显示实验 (40)南昌大学实验报告学生姓名：曾维鋆学号：61002213863 专业班级：通信132班实验类型：□验证□综合█设计□创新实验日期：2015.10.19 实验成绩：实验一半加器及全加器的设计（一）实验目的1、熟悉实验装置和QuartusⅡ软件的使用；2、熟悉和掌握EDA设计流程；3、学习简单组合、时序电路的EDA设计；4、熟悉例化语句的应用。
（二）实验内容设计一个一位全加器。
先设计一个半加器h_adder.v作为预存文件。
然后设计顶层文件对h_adder.v文件进行调用，实现全加器的功能。
（三）实验原理由3个逻辑模块组成，其中两个为半加器，一个是或门。
真值表（四）实验步骤1.建立工作库文件夹，输入半加器和全加器的Verilog HDL代码并分别存盘。
a.半加器module h_adder(A,B,SO,CO);input A,B;3output SO,CO;assign SO=A^B;assign CO=A&B;endmoduleb.全加器module f_adder(ain,bin,cin,cout,sum);output cout,sum;input ain,bin,cin;wire net1,net2,net3;h_adder U1(ain,bin,net1,net2);h_adder U2(.A(net1),.SO(sum),.B(cin),.CO(net3));or U3(cout,net2,net3);endmodule2.选目标器件CycloneII中的EP2C35F672C8并编译。
半加器电路设计实验心得
半加器电路设计实验心得不过说实话在做这次试验之前，我以为不会难做,就像以前做的实验一样，操作应该不会很难，做完实验之后两下子就将实验报告写完，直到做完这次电路实验时，我才知道其实并不容易做。
它真的不像我想象中的那么简单，天真的以为自己把平时的理论课学好就可以很顺利的完成实验，事实证明我错了，当我走上试验台，我意识到要想以优秀的成绩完成此次所有的实验，难度很大，但我知道这个难度是与学到的知识成正比的，因此我想说，虽然我在实验的过程中遇到了不少困难，但最后的成绩还是不错的，因为我毕竟在这次实验中学到了许多在课堂上学不到的东西，终究使我在这次实验中受益匪浅。
下面我想谈谈我在所做的实验中的心得体会：在基尔霍夫定律和叠加定理的验证实验中，进一步学习了基尔霍夫定律和叠加定理的应用，根据所画原理图，连接好实际电路，测量出实验数据，经计算实验结果均在误差范围内，说明该实验做的成功。
我认为这两个实验的实验原理还是比较简单的，但实际操作起来并不是很简单，至少我觉得那些行行色色的导线就足以把你绕花眼，所以我想说这个实验不仅仅是对你所学知识掌握情况的考察，更是对你的耐心和眼力的一种考验。
在戴维南定理的验证实验中，了解到对于任何一个线性有源网络，总可以用一个电压源与一个电阻的串联来等效代替此电压源的电动势Us等于这个有源二端网络的开路电压Uoc，其等效内阻Ro等于该网络中所有独立源均置零时的等效电阻。
这就是戴维南定理的具体说明，我认为其实质也就是在阐述一个等效的概念，我想无论你是学习理论知识还是进行实际操作，只要抓住这个中心，我想可能你所遇到的续都问题就可以迎刃而解。
不过在做这个实验，我想我们应该注意一下万用表的使用，尽管它的操作很简单，但如果你马虎大意也是完全有可能出错的，是你整个的实验前功尽弃！在接下来的常用电子仪器使用实验中，我们选择了对示波器的使用，我们通过了解示波器的原理，初步学会了示波器的使用方法。
在试验中我们观察到了在不同频率、不同振幅下的各种波形，并且通过毫伏表得出了在不同情况下毫伏表的读数。
二进制数半加器设计
二进制数半加器设计一、引言二进制数半加器是一种基本的数字逻辑电路，用于将两个二进制数进行半位加法运算。
在全加器的基础上，二进制数半加器能够处理两个一位数的二进制数，不考虑进位。
本文将介绍如何设计一个二进制数半加器。
二、设计思路二进制数半加器的设计思路如下：1. 输入两个一位数的二进制数A和B；2. 将A和B进行异或运算，得到异或结果S；3. 将A和B进行与运算，得到与结果G；4. 将S和G进行或运算，得到最终的半加和S'。
三、电路设计根据上述设计思路，我们可以设计一个二进制数半加器的电路。
该电路由以下几个部分组成：1. 输入端：输入两个一位数的二进制数A和B；2. 异或门：将A和B进行异或运算，得到异或结果S；3. 与门：将A和B进行与运算，得到与结果G；4. 或门：将S和G进行或运算，得到最终的半加和S'。
四、工作原理二进制数半加器的工作原理如下：1. 当A和B的某一位相同（0或1）时，异或结果S为0，与结果G为1；2. 当A和B的某一位不同时，异或结果S为1，与结果G为0；3. 由于异或结果S和与结果G是互补的，所以最终的半加和S'为1。
五、实现方式二进制数半加器的实现方式有很多种，包括使用集成电路、使用可编程逻辑器件（如FPGA）等。
其中，使用集成电路实现方式较为简单，但成本较高；使用可编程逻辑器件实现方式较为灵活，但需要一定的编程技术。
无论哪种实现方式，都需要对电路进行适当的布局和布线，以保证电路的可靠性和稳定性。
六、总结本文介绍了如何设计一个二进制数半加器，包括设计思路、电路设计、工作原理以及实现方式等方面。
通过这个设计，我们可以更加深入地了解二进制数的基本运算原理以及数字逻辑电路的设计方法。
在实际应用中，二进制数半加器可以用于各种数字系统中，如计算机、通信设备等。
Quartus+II及半加器设计
初识QuartusII及半加器设计一、实训目的1、认识Quartus II界面，学会软件的使用。
会用原理图输入法来设计组合逻辑电路，学会利用EDA软件进行电子电路设计的详细流程，能够对设计的项目进行编程下载，用硬件验证设计项目。
2、复习数字电路的知识，利用基本门电路完成半加器。
二、实训内容步骤1：项目的新建双击Quartus II的图标，打开其界面，选择菜单栏中的File\New Project Wizard…,如图1所示，新建一个项目。
点击后出现如图2所示界面图1. 新建项目项目存放的路径，点击可以修改其存放路径项目的名称项目最顶层设计实体的名称（注：必须与项目名称一致）图2. 项目存放路径及名称设置设置好以后点击“Next”至出现如图3所示的界面，选择器件的类型。
在这里选择Cyclone系列的EP1C6Q240C8，再点击Next，最后点击Finish就完成了项目的新建。
这时回到QuartusII得主界面，在界面的左上角看到如图4所示的信息。
图3. 芯片的选择芯片名称实体名称图4. 项目导航步骤2：半加器的原理图设计1.原理图文件的新建在这要用原理图来实现系统的设计，所以在选择文件时，应选择建立原理图文件。
点击File\New…或点击工具栏上的图标，弹出如图5所示标签页，并进行图示选择。
图5. 原理图文件的新建2.原理图文件中元器件的选取单击原理图文件左侧工具条中的Symbol图表，在谈出的对话框中按图6所示的primitives\logic文件夹中选取一个二输入的与门，放置到上面新建的原理图文件中，如图7所示，单击鼠标右健可取消放置。
同样的方法来选取、放置其他门。
图6 元器件的选取输入输出端口在primitives\pins文件夹中选取，原理图文件中放置的方法同上。
3.端口名称的修改双击输入端口，在弹出的对话框中将Pin_name(s)修改为A，如图8所示其余输入和输出端口用相同的方式修改4.元器件的连接单击元器件一端，按住鼠标并拖至另一元器件的一端出现带方框的十字光标时在松开鼠标就能完成元器件的连接，如图9所示。
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实验一半加器设计
一、实验目的
1、了解和学习Quartus II 5.1软件设计平台。
2、了解EDA的设计过程。
3、通过实例，学习和掌握Quartus II 5.1平台下的图形输入法
4、学习和掌握半加器的工作和设计原理。
二、实验仪器
PC机，操作系统为Windows2000/XP，本课程所用系统均为WindowsXP（下同），Quartus II 5.1设计平台。
三、实验原理
加法器是构成算术运算器的基本单元,有来自低位的进位将两个1位二进制数相加，称为半加。
实现半加运算的电路叫做半加器。
按照二进制加法运算规则可以列出如表1-1所示的半加器真值表。
其中A、B是两个加数，S是相加的和，CO是相加高位的进位。
将S、CO、和A、B的关系写成逻
辑表达式如下：
S⊕
=
+
A
=
A
B
B
B
A
CO=
AB
表1-1 半加器的真值表
四、实验步骤
1、启动Quartus II 5.1：在Windows操作系统下，单击“开始”，选择“程序”，再选择“altera”选项下的“Quartus II 5.1”命令。
2、新建工程：在File菜单中选择New Project Wizard…，弹出对话框如图1-1所示
图1－1
在这个对话框中，第一行是需要你指定项目保存的路径，支持含中文字符的路径，第二行是需要你为这个项目取一个名称，第三行是需要你为这个项目的顶层实体取个名称，如实验不需要使用芯片，这三个设定好后，点击“finish”。
（如何使用芯片及各参数设定将在实验3中讲到）出现如下界面
3、新建文件在File菜单中选择New，出现一个对话框如图 1－2
图1－2
选择Block Diaqram/Schematic File ，然后点击“OK”。
图1－3
4、保存文件：选菜单File\Save，在弹出的Save As对话窗口中，指定存放文件类型、
文件夹和文件名。
这一步也可以放在图形设计完成后进行。
5、原理图设计输入：
（1）元器件符号放置
通过Edit->Insert Symbol插入元器件或点击图板左侧的快捷键Symbol,或双击图板
在左侧Name下输入你要找的元器件的名称
图1－5
点击“OK”将元器件拖入图板，
（2）元器件复制
按住Ctrl 选中元器件，拖动即可。
（3）元器件移动
用鼠标单击并拖动元器件符号至相应地方即可。
若要同时移动多个元器件符号，可以按住鼠标左键画一个将所有要移动的符号包括在内的大矩形，然后用鼠标点中矩形内任意一点就可随意移动。
（4）元器件转动
右击需转动元器件符号，可对元器件符号作水平镜像转动（Flip Horizontal）和垂直
镜像转动（Flip Vertical），也可按90︒、180︒、270︒转动（Rotate by Degrees）。
也可点击图板左侧的快捷键
（5）元器件删除
单击选中元器件符号后，用键盘上的Delete键删除该符号。
（6）管脚的命名
绘制完所有的元器件符号后，此时所有输入、输出管脚的默认名为PIN_NAME，用鼠标左键双击PIN_NAME，使其变为黑底白字显示，然后可直接键入管脚名。
本实验的输入分别是A、B；输出是S和CO。
（7）在元器件之间添加连线
①直接相连：把鼠标移到元器件引脚附近，鼠标光标会自动由箭头变为十字形，按住鼠标左键拖动，即可画出连线。
②引线命名：先点击左侧菜单栏中的A，再点击命名的引线使其成为高亮线，然后输入引线名即可。
相同引线名的所有引线表示连接在一起。
注意：与输入、输出管脚相连的引线名即为管脚名，不能再给输入、输出管脚的引线取其它名称,完成后的半加器如图1-6所示.
图1-6 半加器图形设计图
5、保存原理图
选菜单File\Save或单击工具栏中的按钮。
点击保存。
6、编译
如果有多个文件要把这个文件设为当前顶层实体，这样软件编译时就只编译这个文件。
点击projet->Set as Top-level EntityCtrl+Shift+J
接下来进行编译，点击processing->Start Compilation ，见下图
Current File
点击File->Open ，在文件类型中将文件后缀名设为.bsf，选择*.bsf的文件，打开
五、问题讨论与提高
1、思考在该实验基础上，如何设计一个全加器？
2、如在编译过程中产生错误如何查错与解决？
3、试用VHDL语言设计本实验中的半加器。