数字逻辑与数字系统 可编辑逻辑器件
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1、ROM的分类 见教本P107
1）、掩模式只读存储器； 2）、一次编程只读存储器（PROM）； 3）、多次改写编程的只读存储器； 4）、闪速存储器（FLASH）
8
2、功能与框图
地址编码
存储的二进制数码
A2 A1 A0 B7 B6 B5 B4 B3 B2 B1 B0
00 0 0 0 1 0 10 0 1
数字逻辑与数字系统 可编辑逻辑器 件
低密度的PLD器件的基本框图如图：它由输入缓冲、与功能、 或功能、输出缓冲等四部分功能电路组成。
根据与门阵列、或门阵列和输出结构的不同，低 密度的PLD又可分为四种基本类型： PROM(可编程只读存储器） FPLA（现场可编程逻辑阵列） PAL（可编程阵列逻辑） GAL（通用阵列逻辑） FPGA（现场可编程门阵列2 ）
为4字×4位。
A1
ROM阵列结构示意图： A1
如本例ROM的容量
A0
字线和位线画成相互垂直 的一个阵列，字线与位线的
A0
每一个交叉点对应一个存储
元。交叉点上有黑点，表示
该存储元存“1”，无黑点的
交叉点表示该存储元存“0”。
W0 W1 W2 W3 D3 D2 D1
D013
4、ROM应用举例
1）、代码转换器 方法：将欲转换的m位代码送到ROM的地址输入端， 通过ROM，再输出n位转换后的代码。
6
3、存储器容量的扩充
1）、位扩展 2）、字扩展 3）、字位同时扩展
例、见教本P106，例1、2、3、4。
7
三、只读存储器（ROM）
ROM电路（Read Only Memery）一种固定存放二进 制数码的存储器，一般情况下，只能读取它所存储的信息， 而不能改变它已存储的内容。
优点：具有不易失性，即断电不丢失信息；
系，它的与阵列必须是一个产生2n个输出的译码器。即产 生2n个最小项。为了提高芯片利用率，希望与阵列不一定 产生2n。
从阵列的角度描述，FPLA的特点是与阵列和或阵列 都可以编程。
2、FPLA实现组合逻辑 采用最简与-或式中的与项来构成与阵列，再用与项之或 来构成或阵列。
17
用FPLA实现组合逻辑的框图：
存 储 体 （存储矩阵）
读放、ຫໍສະໝຸດ Baidu择电路
输入不同的地址码经地址
译码器译码，就能在存储器 的输出端读出相应的字。
字输出
10
3、ROM的结构与工作原理 与门阵列
或门阵列
与门：Z=AB
Vcc
A Z
B
A
Z
B
或门： Z=A+B
-Vcc
图为：二极管R1O1 M
W 0 A1A0 W 1 A1A0 W 2 A1 A 0 W 3 A1A0
G2 B3B2 B3B2 B3 B2
G1 B2B1 B2B1 B2 B1
二进制码:
1 0 1 1 G0 B1B0 B1B0 B1 B0
⊕0 1 0 1
19
格雷码:
11 1 0
式中共有7个与项，它们是：
P0 B 3
P1 B 3B 2
P2 B 3B 2
P3 B 2B1
从与项表示式，可得：
14
（3）、画ROM阵列图；
真值表：
B3B2B1B0 G3G2G1G0
15
2）、字符发生器 基本原理：将字符的点阵预先存储在ROM中，然后，顺 序地给出地址码，从存储矩阵中逐行读出字符的点阵， 并送入CRT显示器即可显示出字符。 见教本P113！
3）、数学函数表（略）
16
四、可编程逻辑阵列
1、FPLA的结构特点 ROM的输入地址和存储的信息之间有着一一对应的关
如：存储矩阵有64行、64列，则存储矩阵的存储容量为 64*64=4096个存储元。
4
地址译码器：对外部输入的地址码进行译码，以便唯一地选 择存储矩阵中的一个存储单元（由一组有序排列的存储元组 成）。 读写电路：对选中的存储单元进行读出或写入操作。
2、地址译码方法
1）单译码结构
5
24条输出 线。
二、随机读写存储器（RAM）
双极型
RAM
静态MOS
MOS型
动态MOS
优点：读写方便，使用灵活；
缺点：断电后存于RAM的信息会丢失。
3
1、RAM的基本结构
地
址
地址码
译
码
器
存储 矩阵
读
输出信息
写
电
路
输入信息
读/写 控制 存储矩阵：由许多排列成阵列形式的存储元组成，每个存储元 能存储一位二进制数据（0或1），所以，存储元的数目决定了 存储器的容量。
P4 B 2B 1
地址输入 A1 A0 00 01 10 11
字输出 D3 D2 D1 D0 010 1 101 0 011 1 1 1 1 0 12
不难看出，字线W与位线D’的每个交叉点都是一个存储元。 交叉点处接有二极管相当于存“1”，没有接二极管相当于存 “0”。交叉点的数目也就是存储元数。
存储的容量用字数×位数来表示。
0 0 1 1 0 1 1 1 1 01
01 0 0 11 100 101 110
21010 11 10
3 01 01 0 1 10
4 11 1 0 0 1 11
1 1 1 5 01 0 1 1 1 01
地址Address 6 0 1 字0 Wo0rd 1 0 9
组成框图：
地 址 输 入
地 址 译 码 器
D3 W3 W1 A1A0 A1A0 D2 W3 W1 W0 A1A0 A1A0 A1A0 D1 W3 W2 W1 A1A0 A1A0 A1A0 D0 W2 W0 A1A0 A1A0
可得，ROM的真值表：
显然，每一条字线对应 输入变量的一个最小项。因 此，编程前，应把逻辑函数 写为与—或形式，或者列出 逻辑函数的真值表。编程时， 只需对或阵列进行编程即可。
例5、用ROM实现4位二进制码到格雷码的转换。 解：见教本P112
（1）、列出二进制码转换为格雷码的真值表；见后! （2）、由真值表写出最小项表达式：
G3=∑（8，9，10，11，12，13，14，15） G2= ∑（4，5，6，7，8，9，10，11） G1= ∑（2，3，4，5，10，11，12，13） G0= ∑（1，2，5，6，9，10，13，14）
输入
与ROM矩阵
或ROM矩阵
输出
例6、用FPLA实现4位二进制码到格雷码的转换。 解：4位二进制码转换为格雷码的真值表为：
18
B3B2B1B0 G3G2G1G0
G3 B1B0
B3B2 00 01 00 0 0
01 0 0 11 1 1
11 10
11 10
00 00 11
11
得：G3=B3 同理可得：
1）、掩模式只读存储器； 2）、一次编程只读存储器（PROM）； 3）、多次改写编程的只读存储器； 4）、闪速存储器（FLASH）
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2、功能与框图
地址编码
存储的二进制数码
A2 A1 A0 B7 B6 B5 B4 B3 B2 B1 B0
00 0 0 0 1 0 10 0 1
数字逻辑与数字系统 可编辑逻辑器 件
低密度的PLD器件的基本框图如图：它由输入缓冲、与功能、 或功能、输出缓冲等四部分功能电路组成。
根据与门阵列、或门阵列和输出结构的不同，低 密度的PLD又可分为四种基本类型： PROM(可编程只读存储器） FPLA（现场可编程逻辑阵列） PAL（可编程阵列逻辑） GAL（通用阵列逻辑） FPGA（现场可编程门阵列2 ）
为4字×4位。
A1
ROM阵列结构示意图： A1
如本例ROM的容量
A0
字线和位线画成相互垂直 的一个阵列，字线与位线的
A0
每一个交叉点对应一个存储
元。交叉点上有黑点，表示
该存储元存“1”，无黑点的
交叉点表示该存储元存“0”。
W0 W1 W2 W3 D3 D2 D1
D013
4、ROM应用举例
1）、代码转换器 方法：将欲转换的m位代码送到ROM的地址输入端， 通过ROM，再输出n位转换后的代码。
6
3、存储器容量的扩充
1）、位扩展 2）、字扩展 3）、字位同时扩展
例、见教本P106，例1、2、3、4。
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三、只读存储器（ROM）
ROM电路（Read Only Memery）一种固定存放二进 制数码的存储器，一般情况下，只能读取它所存储的信息， 而不能改变它已存储的内容。
优点：具有不易失性，即断电不丢失信息；
系，它的与阵列必须是一个产生2n个输出的译码器。即产 生2n个最小项。为了提高芯片利用率，希望与阵列不一定 产生2n。
从阵列的角度描述，FPLA的特点是与阵列和或阵列 都可以编程。
2、FPLA实现组合逻辑 采用最简与-或式中的与项来构成与阵列，再用与项之或 来构成或阵列。
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用FPLA实现组合逻辑的框图：
存 储 体 （存储矩阵）
读放、ຫໍສະໝຸດ Baidu择电路
输入不同的地址码经地址
译码器译码，就能在存储器 的输出端读出相应的字。
字输出
10
3、ROM的结构与工作原理 与门阵列
或门阵列
与门：Z=AB
Vcc
A Z
B
A
Z
B
或门： Z=A+B
-Vcc
图为：二极管R1O1 M
W 0 A1A0 W 1 A1A0 W 2 A1 A 0 W 3 A1A0
G2 B3B2 B3B2 B3 B2
G1 B2B1 B2B1 B2 B1
二进制码:
1 0 1 1 G0 B1B0 B1B0 B1 B0
⊕0 1 0 1
19
格雷码:
11 1 0
式中共有7个与项，它们是：
P0 B 3
P1 B 3B 2
P2 B 3B 2
P3 B 2B1
从与项表示式，可得：
14
（3）、画ROM阵列图；
真值表：
B3B2B1B0 G3G2G1G0
15
2）、字符发生器 基本原理：将字符的点阵预先存储在ROM中，然后，顺 序地给出地址码，从存储矩阵中逐行读出字符的点阵， 并送入CRT显示器即可显示出字符。 见教本P113！
3）、数学函数表（略）
16
四、可编程逻辑阵列
1、FPLA的结构特点 ROM的输入地址和存储的信息之间有着一一对应的关
如：存储矩阵有64行、64列，则存储矩阵的存储容量为 64*64=4096个存储元。
4
地址译码器：对外部输入的地址码进行译码，以便唯一地选 择存储矩阵中的一个存储单元（由一组有序排列的存储元组 成）。 读写电路：对选中的存储单元进行读出或写入操作。
2、地址译码方法
1）单译码结构
5
24条输出 线。
二、随机读写存储器（RAM）
双极型
RAM
静态MOS
MOS型
动态MOS
优点：读写方便，使用灵活；
缺点：断电后存于RAM的信息会丢失。
3
1、RAM的基本结构
地
址
地址码
译
码
器
存储 矩阵
读
输出信息
写
电
路
输入信息
读/写 控制 存储矩阵：由许多排列成阵列形式的存储元组成，每个存储元 能存储一位二进制数据（0或1），所以，存储元的数目决定了 存储器的容量。
P4 B 2B 1
地址输入 A1 A0 00 01 10 11
字输出 D3 D2 D1 D0 010 1 101 0 011 1 1 1 1 0 12
不难看出，字线W与位线D’的每个交叉点都是一个存储元。 交叉点处接有二极管相当于存“1”，没有接二极管相当于存 “0”。交叉点的数目也就是存储元数。
存储的容量用字数×位数来表示。
0 0 1 1 0 1 1 1 1 01
01 0 0 11 100 101 110
21010 11 10
3 01 01 0 1 10
4 11 1 0 0 1 11
1 1 1 5 01 0 1 1 1 01
地址Address 6 0 1 字0 Wo0rd 1 0 9
组成框图：
地 址 输 入
地 址 译 码 器
D3 W3 W1 A1A0 A1A0 D2 W3 W1 W0 A1A0 A1A0 A1A0 D1 W3 W2 W1 A1A0 A1A0 A1A0 D0 W2 W0 A1A0 A1A0
可得，ROM的真值表：
显然，每一条字线对应 输入变量的一个最小项。因 此，编程前，应把逻辑函数 写为与—或形式，或者列出 逻辑函数的真值表。编程时， 只需对或阵列进行编程即可。
例5、用ROM实现4位二进制码到格雷码的转换。 解：见教本P112
（1）、列出二进制码转换为格雷码的真值表；见后! （2）、由真值表写出最小项表达式：
G3=∑（8，9，10，11，12，13，14，15） G2= ∑（4，5，6，7，8，9，10，11） G1= ∑（2，3，4，5，10，11，12，13） G0= ∑（1，2，5，6，9，10，13，14）
输入
与ROM矩阵
或ROM矩阵
输出
例6、用FPLA实现4位二进制码到格雷码的转换。 解：4位二进制码转换为格雷码的真值表为：
18
B3B2B1B0 G3G2G1G0
G3 B1B0
B3B2 00 01 00 0 0
01 0 0 11 1 1
11 10
11 10
00 00 11
11
得：G3=B3 同理可得：