集成电路版图设计

2004年8月
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思考题
1. MOS电路为什么ຫໍສະໝຸດ Baidu有抗静电设计？ 2.对静电保护电路有何要求？ 3.静电保护电路由那些形式？保护原 理是什么？
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6.4.1 MOS电路抗静电设计的必要性
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第六章 MOS电路版图设计
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§6-1 MOS管图形尺寸的设计
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6.2.1 布局 2.布局示例2 存储器模块
读写 控制
输入输出
地址 译码
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SRAM存储矩阵
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6.2.2 布线 1. 布线基本原则
最常用的布线层有金属、多晶硅和扩 散区，其寄生电阻和寄生电容有所不同。 电源线、地线选择金属层布线，线宽要 考虑电流容量（一般1mA/m)。 长信号线一般选择金属层布线，应尽量 避免长距离平行走线。 多晶硅布线和扩散区布线不能交叉而 且要短。必须用多晶硅走长线时，应同时 用金属线在一定长度内进行短接。
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§6-2 版图的布局布线
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思考题
1. 布局布线的策略是什么？ 2. 复用单元设计有什么好处？
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6.2.1 布局 1.布局的基本原则 芯片的布局设计是要解决电路图或逻辑 图中的每个元件、功能单元在版图中的位置 摆布、压焊点分布、电源线和地线以及主要 信号线的走向等。 首先确定电路中主要单元（元件）的位 置，再以主要单元为中心安置次主要单元和 次要单元。 相关单元（包括压点）要尽量靠近，以 主要单元为主调整单元（器件）的形状和位 置，方便布线，缩短布线。
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6.1.2 MOS管沟道长度(L)的确定 (1)要考虑MOS管的耐压能力，一般MOS L 管的击穿电压由源漏穿通电压决定：
BVDSP=qNBL /2osi
2
W
(2)要考虑工艺水平。 (3)要考虑沟道长度调制效应对特性的影响。 (4)对于窄沟（长沟）器件应先考虑确定沟道 宽度W，然后再根据已确定W/L的值来确定 L的值。
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6.2.2 布线 2. 布线示例
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6.2.3 优化设计 1. 源漏区面积优化
(3) 根据上述结果最终确定等效的 Vi PMOS管和NMOS管的最小W/L。
VDD MP Vo MN
(4) 根据电路结构和等 效的W/L确定每个管 的W/L 。
无比电路VOL与o无关
VDD A B F
nor2
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Active Contact
Poly Via1 Contact
PAD
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§6-3 CMOS电路的抗闩锁设计
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思考题
1. 什么是闩锁效应？它有什么危害？ 2. 如何消除闩锁效应？
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6.2.1 布局 2.布局示例1 电子表芯片
液晶显示译码电路
定时电路
比较电路
走时电路
分频电路 振荡器
报 时 驱 动
调节控制电路
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OUT OUT D A B C
A
D
B
C
OUT
OUT
GND
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GND
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6.2.3 优化设计 3. 宽沟器件的优化设计 (1)宽沟器件可以由 多个器件合成，方便 布局布线，减小栅极 电阻。 (2)宽沟器件源漏区 开孔要充分，提高沟 道特性的一致性（尤 其是模拟电路）。
思考题
1. MOS管沟道的宽长比(W/L)如何确定？ 2. MOS管沟道的宽度(W)和长度(L)如何 确定？ 3. MOS管源漏区尺寸如何确定？
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6.1.1 MOS管宽长比(W/L)的确定 VDD 1. NMOS逻辑门电路 (1)NMOS逻辑门电路是有比电路， ML 根据VOL的要求，确定最小R 。 Vi Vo 2 MI (VDD VTL ) VOL E/E饱和负载 2R(VOHVTI) VTD 2 VDD VOL 2 (V V ) E/D OH TE R MD (2) 根据负载CL情况和速度要求(tr Vo 和tf) 确定负载管和等效输入管的 ME Vi 最小W/L 。
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6.1.1 MOS管宽长比(W/L)的确定 VDD 1. NMOS逻辑门电路（续）
ML (3) 根据功耗的要求来确定负载管 最大的W/L 。 Vi Vo MI VDD (4) 根据上述结果最终 确定负载管和等效输 入管的W/L 。 VDD F MD (5) 根据输入结构和 等效输入管的W/L确 A B C Vo ME 定每个输入管的W/L 。 Vi
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6.3.4 芯片外围电路的抗闩锁设计 双环结构示意图
地 P
电 源 N P P N阱
电 源 N
地 P
电 源 地 N P N N P衬底
地 P
电 源 N
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Vi
VDD n+ Vo
Vi
GND n+ N -阱 n+ n+
p+
RW
p+
n+ N -阱
p+
p+
RS
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P-Sub
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6.3.3 内部电路的抗闩锁设计 (1)内部一般电路工作电压低，工作电流小， 一般采用的方法是：充分且均匀地布置P型 衬底电源的欧姆接触孔和N型衬底地的欧姆 接触孔，用金属线直接连接到电源或地。 (2) 工作电流较大的器件（单元）或状态同 步转换集中的模块，一般采用保护环（N+ 环或P+环）的结构。
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6.1.4 MOS管源漏区尺寸的确定
一般是根据MOS管的沟道宽度W和相 关的设计规则来确定源漏区最小尺寸。 源漏区尺寸越小，寄生电容以及漏电 就越小。
MOS管的源漏区具有可互换性
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寄生可控硅一 旦被触发，电流巨 增，将烧毁芯片。
VDD Rw GND n+ p+ VO IRs Rs NIRw
VO
P-
N-阱 P-Sub
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6.3.2 抗闩锁设计的基本原则 （1）减小RS和RW ：均匀且充分设计阱和衬 底的电源和地的欧姆接触，并用金属线连接， 必要时采用环结构。 （2）减小β npn和β pnp ：加大MOS管源漏区 距阱边界的距离，必要时采用伪收集极结构。
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2004年8月 21
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6.2.3 优化设计 4. 复用单元的设计 将常用结构的 组合图形（包括电 路单元）按设计规 则要求设计为可复 用的单元，供设计 过程中调用， 减少设计错 误，并便于 修改。
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6.1.1 MOS管宽长比(W/L)的确定 3. 传输门电路 (1)MOS的W/L直接影响传输门的导通电阻，
因而影响传输速度。因此，根据传输速
度的要求、负载情况和前级驱动情况来
确定MOS管的W/L.
(2) 对于CMOS传输门，一般应当考虑NMOS 管和PMOS管特性的对称性。
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6.1.1 MOS管宽长比(W/L)的确定 2. CMOS逻辑门电路 (1) 根据抗干扰能力(噪声容限、 输入转折电压V*)确定0范围。 V* =
VDD+ VTP +VTN o 1 + o VO Vi
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6.3.4 芯片外围电路的抗闩锁设计 输出驱动单元局部版图示例
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§6-4 MOS电路的抗静电设计
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6.3.4 芯片外围电路的抗闩锁设计 外围电路主要是指输入/输出单元电路， 一方面易受高压影响，另一方面工作电流 很大。因此，极易发生闩锁效应，通常都 采用双环保护结构，而且保护环上要充分 开孔，用金属线直接连到电源或地上。
VDD MP Vo MN
VDD
(2) 根据负载CL情况和速度 要求(tr和tf) 确定等效的 PMOS管和NMOS管的最小 W/L 。
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o增大 Vi
0
V*
VDD
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6.1.1 MOS管宽长比(W/L)的确定 2. CMOS逻辑门电路（续）
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6.1.3 MOS管沟道宽度(W)的确定
(1)根据已确定的W/L 和L的值来确定W的值。
(2)对于窄沟（长沟）器件，应根据工艺水平 先考虑确定沟道宽度W，然后再根据已确定 W/L的值来确定L的值。 L W
相邻同型MOS 管源漏区相连接时 采用有源区直接连 接可以减小源漏区 面积，减小寄生电 容和漏电，也减小 了芯片面积。
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6.2.3 优化设计 2. 器件排序优化 通过排序优化可以提高速度，减小漏电。
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6.3.3 内部电路的抗闩锁设计 版图示例1
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6.3.3 内部电路的抗闩锁设计 版图示例2
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6.3.1 CMOS电路中的闩锁效应 触发的必要条件： 1.两个发射结均正偏 2.β npn*β pnp> 1 3.IPower>IH
Vi VDD n+ p+ RW p+ Vo n+ RS GND