11.基本触发器钟控触发器(第4章)
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第四章 触发器
画出输出端Q和Q 的波形
解：波形如 图4.2.3所示
图4.2.3
4.3 电平触发的触发器
在数字系统中，常常要求某些触发器在同一时刻 动作，这就要求有一个同步信号来控制，这个控制信 号叫做时钟信号（Clock），简称时钟，用CLK表示。 这种受时钟控制的触发器统称为时钟触发器。 一、电路结构与工作原理
4.4 脉冲触发的触发器
图4.4.5 为主从JK触发器电路及其图形符号
图4.4.5
电路
S J Q R K Q
4.4 脉冲触发的触发器
工作原理：
0
① J＝K＝0
S=R=0,主触发器保 0 持原态，则触发器 （从触发器）也保 持原态。即
Q*＝Q
4.4 脉冲触发的触发器
② J＝0，K＝1
若Q＝0， Q＝1
即存在空翻现象，降低电路的抗干扰能力。而且实际 应用中要求触发器在每个CLK信号作用期间状态只能 改变一次。另外S和R的取值受到约束，即不能同时为 1.
为了适应单端输入 信号的需要，有时将S通 过反相器接到R上，如 图4.3.4所示，这就构成 了电平触发的D触发器
图4.3.4
4.3 电平触发的触发器
b.根据不同的输入信号可以置1或0.
3. 分类：
按触发方式：电平触发器、脉冲触发器和边沿触发器
按逻辑功能方式：SR锁存器、JK触发器、D触发器、 T触发器、T触发器
按结构：基本SR锁存器、同步SR触发器、主从触发器、 维持阻塞触发器、边沿触发器等
4.1 概述
根据存储数据的原理：静态触发器和动态触发器，静 态触发器是靠电路的自锁来存储数据的，动态触发器 是靠电容存储电荷来存储数据的。
例4.3.2电路如图4.3.4所示，已知S、R、RD和CLK的 波形,且SD=1,试画出Q和Q 的波形。
解：波形如 图4.2.3所示
图4.2.3
4.3 电平触发的触发器
在数字系统中，常常要求某些触发器在同一时刻 动作，这就要求有一个同步信号来控制，这个控制信 号叫做时钟信号（Clock），简称时钟，用CLK表示。 这种受时钟控制的触发器统称为时钟触发器。 一、电路结构与工作原理
4.4 脉冲触发的触发器
图4.4.5 为主从JK触发器电路及其图形符号
图4.4.5
电路
S J Q R K Q
4.4 脉冲触发的触发器
工作原理：
0
① J＝K＝0
S=R=0,主触发器保 0 持原态，则触发器 （从触发器）也保 持原态。即
Q*＝Q
4.4 脉冲触发的触发器
② J＝0，K＝1
若Q＝0， Q＝1
即存在空翻现象，降低电路的抗干扰能力。而且实际 应用中要求触发器在每个CLK信号作用期间状态只能 改变一次。另外S和R的取值受到约束，即不能同时为 1.
为了适应单端输入 信号的需要，有时将S通 过反相器接到R上，如 图4.3.4所示，这就构成 了电平触发的D触发器
图4.3.4
4.3 电平触发的触发器
b.根据不同的输入信号可以置1或0.
3. 分类：
按触发方式：电平触发器、脉冲触发器和边沿触发器
按逻辑功能方式：SR锁存器、JK触发器、D触发器、 T触发器、T触发器
按结构：基本SR锁存器、同步SR触发器、主从触发器、 维持阻塞触发器、边沿触发器等
4.1 概述
根据存储数据的原理：静态触发器和动态触发器，静 态触发器是靠电路的自锁来存储数据的，动态触发器 是靠电容存储电荷来存储数据的。
例4.3.2电路如图4.3.4所示，已知S、R、RD和CLK的 波形,且SD=1,试画出Q和Q 的波形。
数字电子技术基础-第四章-触发器
Q Q
SD——直接置1端，低电平有效。
G2
G1 & Q3 & G3
& Q4 G4 &
Q
Q
L2
CP Q5 & G5 Q6 G6 &
C1 R 1D ∧ S RD SD
RD和SD不受CP和D信
SD
RD
D
号的影响，具有最高的 优先级。
3．集成D触发器74HC74
2Q 2Q 1Q 1Q Vcc 2RD 2D 2CP 2SD 2Q 2Q
2.特性方程
KQn J 0 1 00 01 11 10
0 0
0 0 1 1
0 0
1 1 0 0
0 1
0 1 0 1
0 1
0 0 1 1
0 1
1 1
0 0
0 1
Qn1 JQn KQn
1 1
1 1
0 1
1 0
3.状态转换图
J=1 K=× J=0 K=× 0 J=× K=1 1 J=× K=0
CP=1时， Q2=0，则Q=1， 封锁G1和G3 使得Q2=0，维持置1 同时Q3=1，阻塞置0
Q3
R
&
Q
G6
& Q4
D
G4
置1阻塞、置0维持线
Q3=0，则Q=0， 封锁G4，使得Q4=1， 阻塞D=1进入触发器， 阻塞置1 同时保证Q3=0，维持置0
触发器的直接置0端和置1端
RD——直接置0端，低电平有效；
JK触发器→T（T ′）触发器
Qn+ 1 = TQn + TQn
令J = K = T
D触发器→JK触发器
SD——直接置1端，低电平有效。
G2
G1 & Q3 & G3
& Q4 G4 &
Q
Q
L2
CP Q5 & G5 Q6 G6 &
C1 R 1D ∧ S RD SD
RD和SD不受CP和D信
SD
RD
D
号的影响，具有最高的 优先级。
3．集成D触发器74HC74
2Q 2Q 1Q 1Q Vcc 2RD 2D 2CP 2SD 2Q 2Q
2.特性方程
KQn J 0 1 00 01 11 10
0 0
0 0 1 1
0 0
1 1 0 0
0 1
0 1 0 1
0 1
0 0 1 1
0 1
1 1
0 0
0 1
Qn1 JQn KQn
1 1
1 1
0 1
1 0
3.状态转换图
J=1 K=× J=0 K=× 0 J=× K=1 1 J=× K=0
CP=1时， Q2=0，则Q=1， 封锁G1和G3 使得Q2=0，维持置1 同时Q3=1，阻塞置0
Q3
R
&
Q
G6
& Q4
D
G4
置1阻塞、置0维持线
Q3=0，则Q=0， 封锁G4，使得Q4=1， 阻塞D=1进入触发器， 阻塞置1 同时保证Q3=0，维持置0
触发器的直接置0端和置1端
RD——直接置0端，低电平有效；
JK触发器→T（T ′）触发器
Qn+ 1 = TQn + TQn
令J = K = T
D触发器→JK触发器
第四章触发器()
& G1 1Q Q
Q
G2 门输出
Q RD Q
& G2 1 Q Q
1 SD
输入 SD RD 00 01 10 11
输出 QQ
10 01 不变
RD 1 功能说明
触发器置 1 （1态） 触发器置 0 （0态） 触发器保持原状态不变
(4-10)
2. 工作原理及逻辑功能
Q 1
G1
Q
输出既非 0 状态，
(4-24)
2. D 触发器旳特征表、特征方程、驱动表和状态转换图
D 触发器特征表
D Qn Qn+1 000 010 101 111
特征方程 Qn+1 = D
无约束
Qn+1 在 D = 10 时 就为 10，与 Qn 无关。
D 触发器驱动表 Qn Qn+1 D 00 0 01 1 10 0 11 1
核电子学基础Ⅱ
第四章 触发器
(4-1)
4.1 概 述
主要要求：
掌握常用触发器旳基本特征和作用。 了解触发器旳类型和逻辑功能旳描述措施。
(4-2)
一、触发器旳基本特征和作用
Flip - Flop，简写为 FF，又称双稳态触发器。
基本特征
(1)有两个稳定状态(简称稳态)，恰好用来表达逻辑 0 和 1。 (2)在输入信号作用下，触发器旳两个稳定状态可相互转换
称约束条件
(4-13)
[例] 设下图中触发器波初形始分状析态举为例0，试相应输入波形 画出 Q 和 Q 旳波形。
RD R
Q RD
SD S
Q SD
保持 置 0保持置 1 初态为 0，故保持为 0。
解：
Q
Q
Q
G2 门输出
Q RD Q
& G2 1 Q Q
1 SD
输入 SD RD 00 01 10 11
输出 QQ
10 01 不变
RD 1 功能说明
触发器置 1 （1态） 触发器置 0 （0态） 触发器保持原状态不变
(4-10)
2. 工作原理及逻辑功能
Q 1
G1
Q
输出既非 0 状态，
(4-24)
2. D 触发器旳特征表、特征方程、驱动表和状态转换图
D 触发器特征表
D Qn Qn+1 000 010 101 111
特征方程 Qn+1 = D
无约束
Qn+1 在 D = 10 时 就为 10，与 Qn 无关。
D 触发器驱动表 Qn Qn+1 D 00 0 01 1 10 0 11 1
核电子学基础Ⅱ
第四章 触发器
(4-1)
4.1 概 述
主要要求：
掌握常用触发器旳基本特征和作用。 了解触发器旳类型和逻辑功能旳描述措施。
(4-2)
一、触发器旳基本特征和作用
Flip - Flop，简写为 FF，又称双稳态触发器。
基本特征
(1)有两个稳定状态(简称稳态)，恰好用来表达逻辑 0 和 1。 (2)在输入信号作用下，触发器旳两个稳定状态可相互转换
称约束条件
(4-13)
[例] 设下图中触发器波初形始分状析态举为例0，试相应输入波形 画出 Q 和 Q 旳波形。
RD R
Q RD
SD S
Q SD
保持 置 0保持置 1 初态为 0，故保持为 0。
解：
Q
Q
数字电子技术课件第4章触发器
②R=1、S=0时：由于S=0，不论原来Q为0还是1，都有Q=1； 再由R=1、Q=1可得Q＝0。即不论触发器原来处于什么状态都 将变成1状态，这种情况称将触发器置1或置位。S端称为触发 器的置1端或置位端。
③R=1、S=1时：根据与非门的逻辑功能不难推知，触发器保 持原有状态不变，即原来的状态被触发器存储起来，这体现了 触发器具有记忆能力。
Qn1 S RQn
JQ n KQnQn JQ n KQn CP下降沿到来时有效
主从JK触发器没有约束。
4.4.2 主从JK触发器
特 性 表
J
K
Qn
0
0
0
0
0
1
0
1
0
0
1
1
1
0
0
1
0
1
1
1
0
1
1
1
Q n+1 0 1 0 0 1 1 1 0
功能
Q n1 Q n
保持
Q n1 0
置0
Q n1 1
置1
Q n1 Q n 翻转
时 CP 序J 图
K
Q
4.4.2 主从JK触发器 逻辑符号
Q
Q
Q
Q
J CP K
J CP K 曾用符号
Q
Q
1J C1 1K
J CP K 国标符号
电路特点
①主从JK触发器采用主从 控制结构，从根本上解决 了输入信号直接控制的问 题，具有 CP＝1期间接 收输入信号，CP下降沿 到来时触发翻转的特点。
随 CP 的到来而翻转，而 T 触发器能解决这个问题。
4.5.1 T触发器电路结构
T 触发器只有一个控制端, 只要将主从 JK 触发器的两个输入端 J 和 K 连接起来作为一个输入端 T，就构成了 T 触发器
③R=1、S=1时：根据与非门的逻辑功能不难推知，触发器保 持原有状态不变，即原来的状态被触发器存储起来，这体现了 触发器具有记忆能力。
Qn1 S RQn
JQ n KQnQn JQ n KQn CP下降沿到来时有效
主从JK触发器没有约束。
4.4.2 主从JK触发器
特 性 表
J
K
Qn
0
0
0
0
0
1
0
1
0
0
1
1
1
0
0
1
0
1
1
1
0
1
1
1
Q n+1 0 1 0 0 1 1 1 0
功能
Q n1 Q n
保持
Q n1 0
置0
Q n1 1
置1
Q n1 Q n 翻转
时 CP 序J 图
K
Q
4.4.2 主从JK触发器 逻辑符号
Q
Q
Q
Q
J CP K
J CP K 曾用符号
Q
Q
1J C1 1K
J CP K 国标符号
电路特点
①主从JK触发器采用主从 控制结构，从根本上解决 了输入信号直接控制的问 题，具有 CP＝1期间接 收输入信号，CP下降沿 到来时触发翻转的特点。
随 CP 的到来而翻转，而 T 触发器能解决这个问题。
4.5.1 T触发器电路结构
T 触发器只有一个控制端, 只要将主从 JK 触发器的两个输入端 J 和 K 连接起来作为一个输入端 T，就构成了 T 触发器
(数字电子技术)第4章触发器
2
触发器逻辑功能的转换可以通过组合逻辑门电路 实现，也可以通过查找表的方式实现。
3
在转换过程中，需要考虑触发器的特性、输入和 输出信号的逻辑关系以及时序关系等因素。
触发器的参数设计
触发器的参数设计包括工作频 率、功耗、延迟时间等，需要 根据实际需求进行选择和优化。
工作频率决定了触发器的响 应速度，功耗决定了触发器 的能耗大小，延迟时间决定
锁存器
触发器可以组成锁存器，用于暂时存储数据。在控制信号 的作用下，锁存器可以将输入的数据存储在相应的触发器 中，并在需要时将数据输出。
寄存器阵列
触发器可以组成寄存器阵列，用于实现多位数据的存储和 操作。通过控制时钟信号和控制信号的逻辑关系，可以实 现多位数据的并行输入、输出和操作。
04
触发器的设计
实际应用中的问题与解决方案
延迟时间
触发器的输出信号在时钟边沿发生后会有一定的延迟时间，这是由于电路中元件的物理特 性和信号传播速度所限。为了减小延迟时间，可以采用更快的硬件材料和优化电路设计。
功耗问题
触发器在工作中会产生一定的功耗，特别是在大规模集成电路中，功耗问题更加突出。可 以通过优化电路设计和采用低功耗元件来降低功耗。
基本逻辑门电路的设计
01
逻辑门电路是构成触发器的基本单元，常见的有与门、或门、 非门等。
02
设计基本逻辑门电路时，需要考虑输入和输出的逻辑关系、门
的延迟时间以及门的功耗等参数。
逻辑门电路的设计需要遵循一定的设计规则和标准，以确保其
03
正确性和可靠性。
触发器逻辑功能的转换
1
触发器有多种逻辑功能，如RS、D、JK等，可以 根据实际需求选择合适的逻辑功能。
(数字电子技术)第4章 触发器
基本触发器
一、触发器概述1.基本性质：它有两个稳定的工作状态，一个是“0”态，即输出Q＝0，＝1；另一个是“1”态，即输出Q＝1，＝0。
当无外界信号作用时，触发器状态维持不变。
在一定的外界信号作用时，触发器可以从一个稳态翻转到另一个稳态，当外界信号消失后，能保持更新后的状态。
总之，触发器是一种能记忆一位二进制数的存储单元。
由它可以构造计数器、寄存器、移位寄存器等时序逻辑电路。
按结构形式可以分为没有钟控的基本触发器和有钟控的时钟触发器。
按逻辑功能还可以分为RS触发器、D触发器、JK触发器和T触发器。
2.基本RS触发器由两个与非门交叉耦合构成。
逻辑图如图4－1(a）所示，惯用符号如图4－1(b）所示。
工作原理：＝＝1时，不管初态如何，触发器状态将保持不变。
＝0,＝1时，不管初态如何，门2的输出＝1，使门1的输出Q＝0，即此时触发器维持“0”态，称为直接置“0”端。
＝1,＝0时，不管初态如何，门1的输出Q＝1，使门2的输出＝0，即此时触发器维持“1”态，称为直接置“1”端。
＝＝0时，不管初态如何，两与非门的输出均为“1”，此时的状态称非法状态。
之后，如、变为“1”时，由于翻转速度的差异，触发器的最终状态是无法确定的。
正常工作时不允许出现这种情况。
3.触发器逻辑功能的描述方法通常有功能真值表、特性方程、激励表、状态图及时序图等方法。
功能真值表：以表格的形式反映触发器从初态（接收输入信号前的状态，用表示)向次态(接收输入信号后的状态，用表示)转移的规律，也称状态转移真值表。
特性方程：以表达式的形式反映触发器在输入信号作用下，次态与输入信号初态之间的逻辑关系，它可由真值表推得。
激励表：又称驱动表，用表格的形式反映触发器从一个状态转到另一个状态，所需的输入条件。
可由真值表转换得到，也是真值表的逆关系。
状态图：又称状态转移图。
它是一种以图形的方式描述触发器状态转移与输入信号之间的关系。
它用圆圈表示时序电路的各种状态，用带箭头的直线表示状态转移方向，直线上方表示状态转移的条件。
钟控触发器
图11.13 JK触发器的次态卡诺图 经次态卡诺图化简，可得出JK触发器特性方程为：
Q n1 J Q n KQ n
我们下面我们通过一个例子来熟习JK触发器的特性：
电子技术基础精品课程
从触发器的波形图可以看出，任何时刻的输入波形，都可以
找到对应的输出波形。因此，波形图也能反映触发器的逻辑功
作用，又能有效地解决在 CP＝1 时两个输入同时为 1 可能导致触
发器状态不确定的问题。在这里我们把两个输入端分别叫做 J和 K，故称为JK触发器。
电子技术基础精品课程
Q
&
&
&
&
J
CP
K
图11.11
JK触发器的逻辑图
电子技术基础精品课程
由于JK触发器是由钟控RS触发器改进而成的，若将J和S对应，K和
RS触发器的输入信号R＝S＝1，则触发器保持原来的状态不变。
在 CP＝1 时，钟控控制门 G3 和 G4 都开放，输入信号 R、S 通过 G3、 G4门，并且取“反”后分别加到基本触发器G1、G2的输入端 R、S的变化而改变。 R 、上，使输出状态跟随输入信号 S 由此可得到钟控RS触发器的真值表，如表11-3所示。在正常工作
(a)逻辑图
(b) 逻辑符号
0 1
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11.2 钟控触发器
为了克服基本RS触发器直接控制的缺点，可以增加两个控制门 和一个时钟脉冲控制信号，让输入信号经过控制门传送。这样，
就构成了钟控触发器，其输出状态的变化就由时钟脉冲和输入
信号来共同决定。通常由时钟脉冲来控制触发器的翻转时刻， 而由输入信号来确定触发器的状态。 钟控触发器按逻辑功能来分类，可分为 RS、D、JK 等类型触发 器，下面来分别讨论。
数字电路与逻辑设计第4章触发器(Flip Flop)
第4章 触发器（Flip Flop）
4.1 概述
一、触发器概念
Flip - Flop，简写为 FF， 又称双稳态触发器。
触发器是一种具有记忆功能，能存储1位二进制信息(0 或1)的逻辑电路。
有一个或多个输入，两个互反的输出（Q和Q）。 通常用Q端的状态代表触发器的状态。
二、触发器的分类
基本RS触发器(RSFF)又称SR锁存器，是触发器中最简 单的一种，也是各种其他类型触发器的基本组成部分。
一、TFF
（1）功能表
T
Qn
Qn+1
0
0
0
0
1
1
1
0
1
1
1
0
简化的功能表
（2）特征方程
Qn1 TQn TQ n T Qn
说明：(1)一般不单独生产，由其他触发器转换而得。 (2)触发方式由被转换的触发器决定。
触发器总结
触发器是具有记忆功能的的逻辑电路，每个触发器 能存储一位二进制数据。
(4)波形图
强调触发方式
结构不做要求
边沿JKFF的逻辑符号：
QQ
1J C1 1K
J CP K
(下 圆c) 降圈国沿)触标(发小符号
次态方程： 功能表：
一、TFF
三、TFF和TFF
在数字电路中，凡在CP时钟脉冲控制下，根据输入 信号T取值的不同，具有保持和翻转功能的电路，即当 T=0时能保持状态不变，T=1时，每来一个CP的上升沿 (或下降沿)，触发器的状态就翻转一次。
1
(6). 波形图 又称时序图，它反映了触发器的输出状态随时间和输
入信号变化的规律。
在任何时刻，输入都能直接改变输出的状态。
2.钟控原理
4.1 概述
一、触发器概念
Flip - Flop，简写为 FF， 又称双稳态触发器。
触发器是一种具有记忆功能，能存储1位二进制信息(0 或1)的逻辑电路。
有一个或多个输入，两个互反的输出（Q和Q）。 通常用Q端的状态代表触发器的状态。
二、触发器的分类
基本RS触发器(RSFF)又称SR锁存器，是触发器中最简 单的一种，也是各种其他类型触发器的基本组成部分。
一、TFF
（1）功能表
T
Qn
Qn+1
0
0
0
0
1
1
1
0
1
1
1
0
简化的功能表
（2）特征方程
Qn1 TQn TQ n T Qn
说明：(1)一般不单独生产，由其他触发器转换而得。 (2)触发方式由被转换的触发器决定。
触发器总结
触发器是具有记忆功能的的逻辑电路，每个触发器 能存储一位二进制数据。
(4)波形图
强调触发方式
结构不做要求
边沿JKFF的逻辑符号：
1J C1 1K
J CP K
(下 圆c) 降圈国沿)触标(发小符号
次态方程： 功能表：
一、TFF
三、TFF和TFF
在数字电路中，凡在CP时钟脉冲控制下，根据输入 信号T取值的不同，具有保持和翻转功能的电路，即当 T=0时能保持状态不变，T=1时，每来一个CP的上升沿 (或下降沿)，触发器的状态就翻转一次。
1
(6). 波形图 又称时序图，它反映了触发器的输出状态随时间和输
入信号变化的规律。
在任何时刻，输入都能直接改变输出的状态。
2.钟控原理
数字电路逻辑设计课后习题答案第四章
Q4
4-10
解：由右图写出各触发器的特征方程，有：
Q1
n +1
= [ D ] ⋅ CP ↑= ⎡ Q1n + Q 2n ⎤ ⋅ CP ↑＝⎡ Q1n Q 2n ⎤ ⋅ CP ↑ ⎣ ⎦ ⎣ ⎦
⎡ ⎤ Q 2 = [ D ] ⋅ CP ↓= ⎣ Q1n ⎦ ⋅ CP ↓
n +1
根据特征方程，可以画出在下列所示CP波形作用下 Q1和Q2的工作波形：
n +1
4-16（续） Q1 = ⎡ Q 2 ⎤ ⋅ A ↑ ⎢ ⎥ ⎣ ⎦
n +1 n
Q2
n +1
⎡Q n ⎤ ⋅ B ↑ = 1 ⎢ ⎥ ⎣ ⎦
Q1
Q2
4-17
解：由上图写出各触发器的特征方程，有：
⎧Qn+1 = ⎡JQn + KQn ⎤ ⋅ CP ↓⎫ 1⎥ ⎪ 1 ⎢ 1 ⎪ ⎣ ⎦ ⎪ ⎪ n n+1 ⎪ ⎪ ⎡(A⊕Qn )Qn + BQn ⎤ ⋅ CP ↓= ⎡ AQn + BQn ⎤ ⋅ CP ↓ ⎨J = A⊕Q ⎬ ⇒Q = ⎢ 1 1 1 1 1⎥ 1⎥ ⎢ 1 ⎣ ⎦ ⎣ ⎦ ⎪ ⎪ ⎪K = B ⎪ ⎪ ⎪ ⎩ ⎭
4-3 解： 边沿触发器在CP下跳时接收输入信号并可能 改变状态。 主从触发器CP下降沿从触发器接收主触发器 状态，并在CP＝0期间保持不变，而主触发 器被封锁，状态保持不变。
4-4
解： 由两个或非门组成的基本触发器可以看出： 当RD=SD=0时，触发器状态保持不变，即Qn+1=Qn； 当RD=0、SD=1时，Qn+1=1，Q n+1 = 0 ，触发器置1； 当RD=1、SD=0时，Qn+1=0，Q n+1 = 1 ，触发器置0； 当RD=SD=1时，Qn+1=Qn=0，若同时跳变为0，则出现状态不定的 情况。 将以上分析结果用表格的形式列出，得到该基本触发器的状态转 移真值表如下 RD 0 0 1 1 SD 0 1 0 1 Qn+1 Qn 1 0 不允许
4 触发器
SD = J Qn CP RD= K Qn CP
R S Q Q 置1 保持 置1 置0 置1 不允许 置1
22
基本RS触发器的特点 基本RS触发器的特点 RS
（1）触发器的次态不仅与输入信号状态有关，而且与触发器 的现态有关。 （2）电路具有两个稳定状态，在无外来触发信号作用时，电 路将保持原状态不变。 （3）在外加触发信号有效时，电路可以触发(但不一定翻转)， 实现置0或置1。 （4）在稳定状态下两个输出端的状态和必须是互补关系，即 有约束条件。 在数字电路中，凡根据输入信号R、S情况的不同，具 有置0、置1和保持功能的电路，都称为RS触发器。
29
30
三、电平触发JK触发器 电平触发JK触发器 JK
将电平控制RS触发器的反馈进一步扩大（ 将电平控制 触发器的反馈进一步扩大（从输出级扩大 触发器的反馈进一步扩大 到输入级），就可以构成电平触发JK触发器 如图： ），就可以构成电平触发 触发器。 到输入级），就可以构成电平触发 触发器。如图： 由基本触发器推导： 由基本触发器推导：
2Q GND
4Q
NC 1S 1R EN 2R 2S VSS (b) CC4044 的引脚图
(a) 74LS279 的引脚图
1S
EN＝1时工作 EN＝0时禁止
24
基本触发器具有保持功能， 基本触发器具有保持功能，输出与输入不像组合电 路那样一一对应，输入同为1，输出可为状态0， 路那样一一对应，输入同为 ，输出可为状态 ，也可为 状态 1。 。 但基本触发器又与组合电路类似， 但基本触发器又与组合电路类似，输入任意时刻发 生变化，触发器马上被触发（输出可能马上跟着改变）。 生变化，触发器马上被触发（输出可能马上跟着改变）。 在时序电路中， 在时序电路中，常常希望输入信号只作为输出变化 的条件，何时开始翻转要由节拍器（时钟）来决定。显 的条件，何时开始翻转要由节拍器（时钟）来决定。 然基本触发器不具有这样的功能。 然基本触发器不具有这样的功能。 电平触发的触发器具有按时钟节拍工作的特点 具有按时钟节拍工作的特点， 电平触发的触发器具有按时钟节拍工作的特点，下面 我们看看几种电平触发的触发器的工作原理。 我们看看几种电平触发的触发器的工作原理。
数字电子技术基础 第04章触发器习题解
Q
Q
R=1、S=0 不管原Q取0还是1使Q=0
R=0、S=1 不管原Q取0还是1使Q=1
R=1、S=1 使两个输出同时为0，是不允许出现 的，作为约束处理。
G1 ≥1
≥1 G2
将原状态作为变量，次态作为
R
S
函数列出特性表
R
S
Q n Q n+1
0
0
00
由状态转换表化简得 到特性方程
0
0
11
0
1
01
0
1
解:(1)特性方程为
Qn+1 1
=
D1 ,Q2n+1
=
D2
1D Q
驱动方程和输出方程为
C1
D1
=
n
Q2 , D2
=
Q1n , F
=
CP
⊕
Q1n
CP
代入得状态方程
Qn+1 1
=
Q
n 2
,
Q2n +
1
=
Q1n
从状态方程可得:
CP
Q1
1D Q
Q2
C1 R
=1 F
Q1
Q2 Q1n+1 Q2n+1 F
Q1
0
0
主从触发器有时钟控制，在CP=1期间接收数据，在 CP后沿发生翻转，不属于完全的时钟沿触发，有 一次变化缺点。
边沿触发器有时钟控制，在CP的边沿接收数据和发 生翻转，是一种较理想的触发器。
4.5 设图4.28中各触发器的初始状态皆为Q=0，画出在CP脉 冲连续作用下个各触发器输出端的波形图。
解:图1,2,5为时钟后沿翻 转,图3为时钟前沿翻转, 图4,6为保持原状态
数字电子技术基础PPT第四章 触发器
2020/6/22
2020/6/22
分析结果：
(1)若J=1,K=0，则CP=1时主触发器置“1” (无论Q是0还是1)，待CP=0后，从触发器也置 “1”(2)。若J=0,K=1，则CP=1时主触发器置“0” (无论Q是0还是1)，待CP=0后，从触发器也置 “0(”3)若。J=0,K=0，则主、从触发器都保持原
在整个CP=1期 间，输出随输入 变化而变化。是 电平触发而不是 边沿触发。
2020/6/22
若CP在=1电时路段中：增假加如
①上②升两沿根到连来线时，，则S=G03,、
GR5=是1而一使个Q基=1本，R若S触此发后
器的，CPG=41、期G间6是出一现个R=基0,
③
本S=R1S，触即发R器欲。使输出置
本节是站在逻辑功能的角度对触发器进行 了分类：有RS触发器、JK触发器、D触发器和 T触发器。
值得注意的是：电路结构和逻辑功能不具 有一一对应关系。
2020/6/22
值得注意的是：电路结构和逻辑功能不具 有一一对应关系。
以D触发器为例：
(1)P222图5.3.4,由电平触发的触发器构 成，且为电平触发；
状态。
(4)若J=1,K=1，若Qn =0，则Qn+1=1；若Qn =1，则Qn+1=0。即Qn+1 = Qn 。换句话说， J=K=1时，每遇到一个CP的下降沿，则Q翻转 一次。
2020/6/22
2.动作特点： （1）分两拍； （2）输出Q是由下降沿来临之前的Q’决定
的； （3）J=K=1时，触发器遇一个CP下降沿就
也因称此维称持③线④。为阻塞线。 2020/6/22
3.利用传输延迟时间的边沿触发器(下降沿触 发器)
2020/6/22
分析结果：
(1)若J=1,K=0，则CP=1时主触发器置“1” (无论Q是0还是1)，待CP=0后，从触发器也置 “1”(2)。若J=0,K=1，则CP=1时主触发器置“0” (无论Q是0还是1)，待CP=0后，从触发器也置 “0(”3)若。J=0,K=0，则主、从触发器都保持原
在整个CP=1期 间，输出随输入 变化而变化。是 电平触发而不是 边沿触发。
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若CP在=1电时路段中：增假加如
①上②升两沿根到连来线时，，则S=G03,、
GR5=是1而一使个Q基=1本，R若S触此发后
器的，CPG=41、期G间6是出一现个R=基0,
③
本S=R1S，触即发R器欲。使输出置
本节是站在逻辑功能的角度对触发器进行 了分类：有RS触发器、JK触发器、D触发器和 T触发器。
值得注意的是：电路结构和逻辑功能不具 有一一对应关系。
2020/6/22
值得注意的是：电路结构和逻辑功能不具 有一一对应关系。
以D触发器为例：
(1)P222图5.3.4,由电平触发的触发器构 成，且为电平触发；
状态。
(4)若J=1,K=1，若Qn =0，则Qn+1=1；若Qn =1，则Qn+1=0。即Qn+1 = Qn 。换句话说， J=K=1时，每遇到一个CP的下降沿，则Q翻转 一次。
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2.动作特点： （1）分两拍； （2）输出Q是由下降沿来临之前的Q’决定
的； （3）J=K=1时，触发器遇一个CP下降沿就
也因称此维称持③线④。为阻塞线。 2020/6/22
3.利用传输延迟时间的边沿触发器(下降沿触 发器)
数字逻辑技术试卷及解析
数字逻辑技术试卷-第4章一、填空题1. 两个与非门构成的基本RS 触发器的功能有 置0 、 置1 和 保持 。
电路中不允许两个输入端同时为 0 ，否则将出现逻辑混乱。
2. 通常把一个CP 脉冲引起触发器多次翻转的现象称为 空翻 ，有这种现象的触发器是 钟控的RS 触发器，此类触发器的工作属于 电平 触发方式。
3. 为有效地抑制“空翻”，人们研制出了 边沿 触发方式的 JK 触发器和 D 触发器。
4. JK 触发器具有 置0 、 置1 、 保持 和 翻转 四种功能。
欲使JK 触发器实现n n Q Q =+1的功能，则输入端J 应接 高电平1 ，K 应接 高电平1 。
5. D 触发器的输入端子有 1 个，具有 置0 和 置1 的功能。
6. 触发器的逻辑功能通常可用 特征方程 、 状态真值表 、 状态转换图 和 时序波形图 等多种方法进行描述。
7. 时序逻辑电路的基本单元是 触发器 。
8. JK D 触发器的次态方程为 Q n+1=D n 。
9. 触发器有两个互非的输出端Q 和Q ，通常规定Q =1，Q =0时为触发器的 1 状态；Q =0，Q =1时为触发器的 0 状态。
S RR=S= 1 ，其特征方程为 ，约束条件为 SR=0 。
12. 把JK 触发器 J 和K 连在一起 就构成了T 触发器，T 触发器具有的逻辑功能是 保持 和 翻转 。
13. 让 T 触发器恒输入“1”就构成了T'触发器，这种触发器仅具有 翻转 功能。
14. 触发器有两种 稳定 状态，在适当 触发信号 的作用下，触发器可从一种稳定状态转变为另一种稳定状态。
二、正误识别题1.仅具有保持和翻转功能的触发器是RS 触发器。
（ 错 ）2.基本的RS 触发器具有“空翻”现象。
（ 错 ）3.钟控的RS 触发器的约束条件是：R ＋S=0。
（ 错 ）4.JK 触发器的特征方程是：n n1n KQ Q J Q +=+。
（ 错 ）5.D 触发器的输出总是跟随其输入的变化而变化。
单项选择题解析
n
第
12
页
数字电子技术
第 4 章 触发器
单项选择题 ( )。
12、当输入J = K = 1时，JK触发器所具有的功能是 A 置0 保持
× ×
B D
置1 翻转
× √
C
分析提示
由JK触发器的特性方程 Q n 1 J Q KQ n J = 0，K = 0 时，Qn 1 Qn ─ 保持功能 J = 0，K = 1 时，Q n 1 0 ─ 置 0 功能 J = 1，K = 0 时，Qn 1 1 ─ 置 1 功能 n J = 1，K = 1 时，Q n 1 Q ─ 翻转功能
× ×
B
主从JK触发器
√
×
D 维持阻塞D触发器
分析提示
主从触发方式，在时钟脉冲 CP=1期间接收输入信号，在时钟 脉冲 CP 下降沿改变状态，分两步完成状态变化，且在CP的一个 周期内 只改变一次状态。
第
9
页
数字电子技术
第 4 章 触发器
单项选择题
9、具有直接复位端 Rd和置位端 Sd 的触发器，当触发器处于受 CP脉冲控制的情况下工作时，这两端所加的信号为 ( )。 A C
分析提示
构成 T 功能的时钟触发器，在一个 CP 作用期间多次进行
Q
n 1
Q 的状态变化称为空翻。产生空翻的条件是CP作用时
n
间足够长。显然，电位触发方式满足此条件。
第
8
页
数字电子技术
第 4 章 触发器
单项选择题 ( )。
8、下列触发器中，存在一次变化问题的是 A C 基本RS触发器 主从RS触发器
与非门构成的 基本RS触发器
第
4
页
第
12
页
数字电子技术
第 4 章 触发器
单项选择题 ( )。
12、当输入J = K = 1时，JK触发器所具有的功能是 A 置0 保持
× ×
B D
置1 翻转
× √
C
分析提示
由JK触发器的特性方程 Q n 1 J Q KQ n J = 0，K = 0 时，Qn 1 Qn ─ 保持功能 J = 0，K = 1 时，Q n 1 0 ─ 置 0 功能 J = 1，K = 0 时，Qn 1 1 ─ 置 1 功能 n J = 1，K = 1 时，Q n 1 Q ─ 翻转功能
× ×
B
主从JK触发器
√
×
D 维持阻塞D触发器
分析提示
主从触发方式，在时钟脉冲 CP=1期间接收输入信号，在时钟 脉冲 CP 下降沿改变状态，分两步完成状态变化，且在CP的一个 周期内 只改变一次状态。
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数字电子技术
第 4 章 触发器
单项选择题
9、具有直接复位端 Rd和置位端 Sd 的触发器，当触发器处于受 CP脉冲控制的情况下工作时，这两端所加的信号为 ( )。 A C
分析提示
构成 T 功能的时钟触发器，在一个 CP 作用期间多次进行
Q
n 1
Q 的状态变化称为空翻。产生空翻的条件是CP作用时
n
间足够长。显然，电位触发方式满足此条件。
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数字电子技术
第 4 章 触发器
单项选择题 ( )。
8、下列触发器中，存在一次变化问题的是 A C 基本RS触发器 主从RS触发器
与非门构成的 基本RS触发器
第
4
页
第四章 1.RS触发器
＆
0 1
＆
0 1
R ＆
1 0
G2
S
CP
R
④ 当R=S=1时→R=0， =0→ Q =1， S Q=1，触发器状态不允许
4．特征表与特性方程 （1）特征表（CP=1）
输 S R 0 0 0 1 1 0 入 输出 逻辑功能
SQ n RQn R S 0
00 × 0 1 1
01 × 1 1 1
11 0 0 1 ×
G4 R ＆ Q Q
Q G3 S G1 ＆ ＆
Q ＆
G1、G2控制门，
R
G2
S
CP控制信号（时钟信 号）
Q、 输出。 Q
S
CP
R
(b)
逻辑符号图（b）
2．电路特点
Q G3 S G1 ＆ ＆ Q ＆ R ＆ G4
（1）有两个稳态：“0”态 Q=0 Q=1 “1”态 Q=1 Q=0
Q Q
G2
（2）CP=0，G1、G2门被封锁， RS不起作用，Q与 Q 维持原态 S R CP由0→1，G1、G2门打开， RS起作用，此时Q与Q 状态由RS决 定。
①第一个CP=1：S=1、 R=0，Q同S为1；CP=0， 保持不变 ②第二个CP=1：S=0、 R=1，Q同S为0；接着 S=0 、 R=0 ， Q 保 持 ； CP=0，保持不变
③第三个CP=1：S=1、 R=0，Q同S为1；接着 S=0、R=0，Q保持；接 着S=0、R=1，Q同S为0； CP=0，保持不变
× ×
不允许
Q
n 1
S RQ
n
（2）特性方程（状态方程）：
S R 1 （约束条件）
因为 R =0，S=0以后同时发生 R =0→1，S=0→1，触发器的状 态Qn+1是不确定的，为发获得确定的Qn+1，输入信号 R 、 必 S 需有1，即满足 S R 1
第4章 触发器(4h)
数字电子技术
4
1、双稳态存储单元电路及RS触发器
三、基本RS触发器
1、基本RS触发器的电路结构：
Q G1 SD G2
Q
电路符号
Q S RD SD
Q R RD
结构特点： 1)由两与非门通过反馈相互连接； 2) 能接收RD和SD两个驱动 输入；3) 根据对两个驱动输入的敏感，来决定触发器状态的是否转移和 如何转移。
从触发器 从触发器
Q
Q
Q
Q
Q
“ ”表下降沿触发，
1S C1 1R
CP 1
G4 &
1S C1 1R
CP Q′
否则是上升沿触发
S′
Q′
R′
Q′
主触发器
S CP
R
(c )逻辑符号
1 G9
主 触发器
1S C1 1R
( a) 逻辑电路
( b) 简化画法
说明：(1)由主、从两个同步RS触发 器串接而成；(2)以从RS触发器的状 态作为整个触发器的状态；(3) 主、 从两个同步RS使用互补的时钟，并 据此决定了其对CP的触发方式。
数字电子技术
5
1、双稳态存储单SD = 0, R D =1: 无论Q n如何, 都有Q n+1 =1, Q 2) SD =1, R D = 0: 无论Q 如何, 都有Q
n n+1 n+1
n+1
= 0; =1;
n n+1 n+1
= 0, Q
n+1
3) SD =1, R D =1: 若Q =0,则Q
说明： Q (1) 增加了时钟脉冲CP输 Q 图形符号 入和输入控制门G3、G4， 基本 使得触发器具有了同步能 G1 RS G2 力，在系统中能与其它部 Q Q 件协调工作。 SD RD (2)SD和RD(低电平有效)不 Q3 Q4 受CP控制，称为异步置1 G4 和置0端，而S和R 对触发 输入控 G3 制门 SD S CPR RD 器状态的影响(高电平有效) 受CP的控制，称为同步置 S R CP 1和置0端。 (3) 增设异步输入,目的在于方便预先设置触发器的初始状态，但须注意，预置好触发 器的初始状态后应使SD=RD=1。
4
1、双稳态存储单元电路及RS触发器
三、基本RS触发器
1、基本RS触发器的电路结构：
Q G1 SD G2
Q
电路符号
Q S RD SD
Q R RD
结构特点： 1)由两与非门通过反馈相互连接； 2) 能接收RD和SD两个驱动 输入；3) 根据对两个驱动输入的敏感，来决定触发器状态的是否转移和 如何转移。
从触发器 从触发器
Q
Q
Q
Q
Q
“ ”表下降沿触发，
1S C1 1R
CP 1
G4 &
1S C1 1R
CP Q′
否则是上升沿触发
S′
Q′
R′
Q′
主触发器
S CP
R
(c )逻辑符号
1 G9
主 触发器
1S C1 1R
( a) 逻辑电路
( b) 简化画法
说明：(1)由主、从两个同步RS触发 器串接而成；(2)以从RS触发器的状 态作为整个触发器的状态；(3) 主、 从两个同步RS使用互补的时钟，并 据此决定了其对CP的触发方式。
数字电子技术
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1、双稳态存储单SD = 0, R D =1: 无论Q n如何, 都有Q n+1 =1, Q 2) SD =1, R D = 0: 无论Q 如何, 都有Q
n n+1 n+1
n+1
= 0; =1;
n n+1 n+1
= 0, Q
n+1
3) SD =1, R D =1: 若Q =0,则Q
说明： Q (1) 增加了时钟脉冲CP输 Q 图形符号 入和输入控制门G3、G4， 基本 使得触发器具有了同步能 G1 RS G2 力，在系统中能与其它部 Q Q 件协调工作。 SD RD (2)SD和RD(低电平有效)不 Q3 Q4 受CP控制，称为异步置1 G4 和置0端，而S和R 对触发 输入控 G3 制门 SD S CPR RD 器状态的影响(高电平有效) 受CP的控制，称为同步置 S R CP 1和置0端。 (3) 增设异步输入,目的在于方便预先设置触发器的初始状态，但须注意，预置好触发 器的初始状态后应使SD=RD=1。
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