广工EDA数字逻辑课后习题问题详解

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数字逻辑课后题答案

习题一1.1 把下列不同进制数写成按权xx:⑴ (4517.239)10=4×103+5×102+1×101+7×100+2×10-1+3×10-2+9×10-3⑵(10110.0101)2=1×24+0×23+1×22+1×21+0×20+0×2-1+1×2-2+0×2-3+1×2-4⑶ (325.744)8=3×82+2×81+5×80+7×8-1+4×8-2+4×8-3⑷ (785.4AF)16=7×162+8×161+5×160+4×16-1+A×16-2+F×16-31.2 完成下列二进制表达式的运算:1.3 将下列二进制数转换成十进制数、八进制数和十六进制数：⑴ (1110101)2=(165)8=(75)16=7×16+5=(117)10⑵(0.110101)2=(0.65)8=(0.D4)16=13×16-1+4×16-2=(0.828125)10⑶ (10111.01)2=(27.2)8=(17.4)16=1×16+7+4×16-1=(23.25)101.4 将下列十进制数转换成二进制数、八进制数和十六进制数,精确到小数点后5位：⑴ (29)10=(1D)16=(11101)2=(35)8⑵ (0.207)10=(0.34FDF)16=(0.001101)2=(0.15176)8⑶ (33.333)10=(21.553F7)16=(100001.010101)2=(41.25237)81.5 如何判断一个二进制正整数B=b6b5b4b3b2b1b0能否被(4)10整除?解: 一个二进制正整数被(2)10除时,小数点向左移动一位, 被(4)10除时,小数点向左移动两位,能被整除时,应无余数,故当b1=0和b0=0时, 二进制正整数B=b6b5b4b3b2b1b0能否被(4)10整除.1.6 写出下列各数的原码、反码和补码：⑴ 0.1011[0.1011]原=0.1011; [0.1011]反=0.1011; [0.1011]补=0.1011⑵ 0.0000[0.000]原=0.0000; [0.0000]反=0.0000; [0.0000]补=0.0000⑶ -10110[-10110]原=110110; [-10110]反=101001; [-10110]补=1010101.7 已知[N]补=1.0110,求[N]原,[N]反和N.解:由[N]补=1.0110得: [N]反=[N]补-1=1.0101, [N]原=1.1010,N=-0.10101.8 用原码、反码和补码完成如下运算：⑴ 0000101-0011010[0000101-0011010]原=10010101；∴0000101-0011010=-0010101。

数字逻辑课后习题答案

第一章开关理论基础1.将下列十进制数化为二进制数和八进制数十进制二进制八进制491100016153110101651271111111177635100111101111737.493111.11117.7479.4310011001.0110111231.3342.将下列二进制数转换成十进制数和八进制数二进制十进制八进制1010101211110161751011100921340.100110.593750.4610111147570110113153.将下列十进制数转换成8421BCD码1997=000110011001011165.312=01100101.0011000100103.1416=0011.00010100000101100.9475=0.10010100011101014.列出真值表，写出X的真值表达式A B C X00000010010001111000101111011111X=A BC+A B C+AB C+ABC5.求下列函数的值当A,B,C为0,1,0时：A B+BC=1(A+B+C)(A+B+C)=1(A B+A C)B=1当A,B,C为1,1,0时：A B+BC=0(A+B+C)(A+B+C)=1(A B+A C)B=1当A,B,C为1,0,1时：A B+BC=0(A+B+C)(A+B+C)=1(A B+A C)B=06.用真值表证明下列恒等式(1)(A⊕B)⊕C=A⊕(B⊕C)A B C(A⊕B)⊕C A⊕(B⊕C)0000000111010110110010011101001100011111所以由真值表得证。

（2）A⊕B⊕C=A⊕B⊕CA B C A⊕B⊕C A⊕B⊕C00011001000100001111100001011111011111007.证明下列等式（1）A+A B=A+B 证明：左边=A+A B=A(B+B )+A B =AB+A B +A B =AB+A B +AB+A B =A+B =右边(2)ABC+A B C+AB C =AB+AC 证明：左边=ABC+A B C+AB C=ABC+A B C+AB C +ABC =AC(B+B )+AB(C+C )=AB+AC =右边（3）E D C CD A C B A A )(++++=A+CD+E证明：左边=ED C CD A C B A A )(++++=A+CD+A B C +CDE =A+CD+CD E =A+CD+E =右边（4）C B A C B A B A ++=CB C A B A ++证明：左边=CB AC B A B A ++=C B A C AB C B A B A +++)(=C B C A B A ++=右边8.用布尔代数化简下列各逻辑函数表达式(1)F=A+ABC+A C B +CB+C B =A+BC+C B (2)F＝(A+B+C )(A+B+C)=(A+B)+C C =A+B (3)F＝ABC D +ABD+BC D +ABCD+B C =AB+BC+BD (4)F=C AB C B BC A AC +++=BC(5)F=)()()()(B A B A B A B A ++++＝B A 9.将下列函数展开为最小项表达式(1)F(A,B,C)=Σ(1,4,5,6,7)(2)F(A,B,C,D)=Σ(4,5,6,7,9,12,14)10.用卡诺图化简下列各式（1）CAB C B BC A AC F +++=0 ABC00 01 11 1011111化简得F=C(2)CB A D A B A DC AB CD B A F++++=111111AB CD 00 01 11 1000011110化简得F=DA B A +（3）F(A,B,C,D)=∑m (0,1,2,5,6,7,8,9,13,14)1111111111ABCD 00 01 11 1000011110化简得F=DBC D C A BC A C B D C ++++(4)F(A,B,C,D)=∑m (0,13,14,15)+∑ϕ(1,2,3,9,10,11)Φ1ΦΦ1ΦΦ1Φ1AB CD 00 01 11 1000011110化简得F=ACAD B A ++11.利用与非门实现下列函数，并画出逻辑图。

数字逻辑课本习题答案

习题五1. 简述时序逻辑电路与组合逻辑电路的主要区别。

解答组合逻辑电路:若逻辑电路在任何时刻产生的稳定输出值仅仅取决于该时刻各输入值的组合，而与过去的输入值无关，则称为组合逻辑电路。

组合电路具有如下特征：②信号是单向传输的，不存在任何反馈回路。

时序逻辑电路:若逻辑电路在任何时刻产生的稳定输出信号不仅与电路该时刻的输入信号有关，还与电路过去的输入信号有关，则称为时序逻辑电路。

时序逻辑○1○2 电路中包含反馈回路，通过反馈使电路功能与“时序”○3 电路的输出由电路当时的输入和状态(过去的输入)共同决定。

2. 作出与表1所示状态表对应的状态图。

表 1解答根据表1所示状态表可作出对应的状态图如图1所示。

图13.已知状态图如图2所示，输入序列为x=11010010，设初始状态为A，求状态和输出响应序列。

图 2解答状态响应序列：A A B C B B C B输出响应序列：0 0 0 0 1 0 0 14. 分析图3所示逻辑电路。

假定电路初始状态为“00”，说明该电路逻辑功能。

图 3 解答○1根据电路图可写出输出函数和激励函数表达式为 xK x,J ,x K ,xy J y xy Z 1111212=====○2 根据输出函数、激励函数表达式和JK 触发器功能表可作出状态表如表2所示，状态图如图4所示。

表2图4○3由状态图可知，该电路为“111…”序列检测器。

5. 分析图5所示同步时序逻辑电路，说明该电路功能。

图5解答○1根据电路图可写出输出函数和激励函数表达式为 )(D ,x y x D y y x Z 21112121212y x y y y y y x ⊕=+=+=○2 根据输出函数、激励函数表达式和D 触发器功能表可作出状态表如表3所示，状态图如图6所示。

表3图6○3由状态图可知，该电路是一个三进制可逆计数器(又称模3可逆计数器)，当x=0时实现加1计数，当x=1时实现减1计数。

6.分析图7所示逻辑电路，说明该电路功能。

EDA技术课后答案

EDA习题第一章1.1 EDA的英文全称是什么？EDA的中文含义是什么？答：EDA即Electronic Design Automation的缩写，直译为：电子设计自动化。

1.2 什么叫EDA技术？答：EDA技术有狭义和广义之分，狭义EDA技术就是以大规模可编程逻辑器件为设计载体，以硬件描述语言为系统逻辑描述的主要表达方式，以计算机、大规模可编程逻辑器件的开发软件及实验开发系统为设计工具，通过有关的开发软件，自动完成用软件的方式设计的电子系统到硬件系统的逻辑编译、逻辑化简、逻辑分割、逻辑综合及优化、逻辑布局布线、逻辑仿真，直至完成对于特定目标芯片的适配编译、逻辑映射、编程下载等工作，最终形成集成电子系统或专用集成芯片的一门新技术，或称为IES/ASIC自动设计技术。

1.3 利用EDA技术进行电子系统的设计有什么特点？答：①用软件的方式设计硬件；②用软件方式设计的系统到硬件系统的转换是由有关的开发软件自动完成的；③设计过程中可用有关软件进行各种仿真；④系统可现场编程，在线升级；⑤整个系统可集成在一个芯片上，体积小、功耗低、可靠性高。

1.4 从使用的角度来讲，EDA技术主要包括几个方面的内容？这几个方面在整个电子系统的设计中分别起什么作用？答：EDA技术的学习主要应掌握四个方面的内容：①大规模可编程逻辑器件；②硬件描述语言；③软件开发工具；④实验开发系统。

其中，硬件描述语言是重点。

对于大规模可编程逻辑器件，主要是了解其分类、基本结构、工作原理、各厂家产品的系列、性能指标以及如何选用，而对于各个产品的具体结构不必研究过细。

对于硬件描述语言，除了掌握基本语法规定外，更重要的是要理解VHDL的三个“精髓”：软件的强数据类型与硬件电路的惟一性、硬件行为的并行性决定了VHDL语言的并行性、软件仿真的顺序性与实际硬件行为的并行性；要掌握系统的分析与建模方法，能够将各种基本语法规定熟练地运用于自己的设计中。

对于软件开发工具，应熟练掌握从源程序的编辑、逻辑综合、逻辑适配以及各种仿真、硬件验证各步骤的使用。

EDA课后答案

数字逻辑系统设计
ENTITY buf3s IS
习
题
3-1. 画出与下例实体描述对应的原理图符号元件：画出与下例实体描述对应的原理图符号元件： -- 实体：三态缓冲器实体1： -- 输入端 -- 使能端 -- 输出端
PORT (input : IN STD_LOGIC ; enable : IN STD_LOGIC ; output : OUT STD_LOGIC ) ; END buf3x ; ENTITY mux21 IS PORT (in0, --实体：实体2：实体 in1, sel :
九江学院电子工程学院张友木主讲
习
题
数字逻辑系统设计
3-4. 给出位全减器的给出1位全减器的位全减器的VHDL描述。要求：描述。描述要求：
习
题
(1) 首先设计 1 位半减器，然后用例化语句将它们连接起来，图 3-32 中 h_suber是半减器，diff是输出差，s_out是借位输出，sub_in是借位输入。是半减器，是输出差，是借位输出，是借位输入。是半减器是输出差是借位输出是借位输入 (2) 以1位全减器为基本硬件，构成串行借位的位减法器，要求用例化语位全减器为基本硬件，位减法器，位全减器为基本硬件构成串行借位的8位减法器句来完成此项设计(减法运算是句来完成此项设计减法运算是 x – y - sun_in = diffr)。。
选九江学院电子工程学院图3-30 4选1多路选择器张友木主讲多路选择器
数字逻辑系统设计
library ieee; use ieee.std_logic_1164.all; entity sel4_if is port(s1,s0:in std_logic; a,b,c,d:in std_logic; y:out std_logic); end; architecture behave of sel4_if is begin process(a,b,c,d,s1,s0) begin if(s1='0' and s0='0') then y<=a; elsif (s1='0' and s0='1') then y<=b; elsif (s1='1' and s0='0') then y<=c; else y<=d; end if; end process; end; 九江学院电子工程学院张友木主讲

数字逻辑+课后答案数字逻辑+课后答案

习题解答1-3：（1）（1110101）2＝（117）10＝（165）8＝（75）16 （2）（0.110101.2＝（0.828125）10＝（0.65）8＝（0.D4）16 （3）（10111.01）2＝（23.25）10＝（27.2）8＝（17.4）16 1-7：［N ］原＝1.1010；［N ］反＝1.0101；N ＝-0.1010 1-10：（1）（011010000011）8421BCD ＝（683）10＝（1010101011）2 （2）（01000101.1001）8421BCD ＝（45.9）10＝（101101.1110）2 2-4：（1）()();'()()F A C B C F A C B C =++=++（2）()()();'()()()F A B B C A CD F A B B C A CD =+++=+++ （3）[()()];'[()()]F A B C D E F G F A B C D E F G =++++=++++ 2-6：（1）F ＝A ＋B （2）F ＝1 （3）F ＝A BD +2-7：（1）F （A ，B ，C ）＝ABC ABC ABC ABC ABC ++++=∑m(0,4,5,6,7);F （A ，B ，C ）＝()()()A B C A B C A B C ++++++=∏M(1,2,3)（2）F （A ，B ，C ，D ）＝∑m(4,5,6,7,12,13,14,15);F （A ，B ，C ，D ）＝∏M(0,1,2,3,8,9,10,11) （3）F （A ，B ，C ，D ）＝∑m(0,1,2,3,4);F （A ，B ，C ，D ）＝∏M(5,6,7,8,9,10,11,12,13,14,15) 2-8：(1) F （A ，B ，C ）＝()A C BC A B C +=+（2）F （A ，B ，C ，D ）＝()()AB AC BC A B C A B C ++=++++ （3）F （A ，B ，C ，D ）＝B D B D +=+2-11：（1）F （A ，B ，C ，D ）＝A BD +, ∑d(1,3,4,5,6,8,10)=0;(2) 123(,,,)(,,,)(,,,)F A B C D BD ABCD ABCD ABDF A B C D BD ABCD ACD A CD F A B C D ABCD ABCD ABC=+++=+++=++,3-1:（1）F （A ，B ，C ）＝AC BC AC BC +=⋅F （A ，B ，C ）＝()()A C B C A C B C ++=+++（2）F （A ，B ，C ）＝∏M(3,6)＝B AC AC B AC AC ++=⋅⋅F （A ，B ，C ）＝∏M(3,6)＝()()A B C A B C A B C A B C ++++=+++++（4）F （A ，B ，C ，D ）＝AB A C BCD AB ++=F （A ，B ，C ，D ）＝0AB A C BCD A B A B ++=+=++3-3：F （A ，B ，C ）＝[()()][()()]A B C B C A C B C B C ABC ABC ABC +++⋅+++=++ 3-7：(2)根据真值表，列出逻辑函数表达式，并化简为“与非”式。

eda技术及应用课后习题答案

eda 技术及应用课后习题答案【篇一：eda 技术实用教程(第四版)》习题答案】ss=txt>1 习题1- 1 eda 技术与asic 设计和fpga 开发有什么关系？fpga 在asic 设计中有什么用途？p3~41- 2 与软件描述语言相比，vhdl 有什么特点? p6l- 3 什么是综合?有哪些类型? 综合在电子设计自动化中的地位是什么? p51- 4 在eda 技术中，自顶向下的设计方法的重要意义是什么? p7~101- 5 ip 在eda 技术的应用和发展中的意义是什么? p22~141- 6 叙述eda 的fpga/cpld 设计流程，以及涉及的eda 工具及其在整个流程中的作用。

(p11~13)2 习题2- 1 olmc (输出逻辑宏单元)有何功能? 说明gal 是怎样实现可编程组合电路与时序电路的。

p34~362- 2 什么是基于乘积项的可编程逻辑结构? p33~34 ，40 什么是基于查找表的可编程逻辑结构? p40~412- 3 fpga 系列器件中的lab 有何作用? p43~452- 5 解释编程与配置这两个概念。

p582- 6 请参阅相关资料，并回答问题：按本章给出的归类方式，将基于乘积项的可编程逻辑结构的pld 器件归类为cpld ；将基于查找表的可编程逻辑结构的pld 器什归类为fpga ，那么，apex 系列属于什么类型pld 器件? max ii 系列又属于什么类型的pld 器件?为什么? p54~563 习题3- 1 画出与以下实体描述对应的原理图符号元件: entity buf3s is -- 实体1: 三态缓冲器port(input:in std_logic; -- 输入端enable:in std_logic; -- 使能端output:out std_logic); -- 输出端end buf3s ;entity mux21 is -- 实体2: 2 选1 多路选择器port(in0, in1,sel: in std_logic; output:out std_logic);3- 2 图3-16 所示的是4 选1 多路选择器,试分别用if_then 语句和case 语句的表达方式写出此电路的vhdl 程序,选择控制信号s1 和s0 的数据类型为std_logic_vector; 当s1='0',s0=；'s01'='0',s0= ；'1' s1 =' 1' ,s0=和Sf='1' ,s0=时，分别执行y=a、y=b、y=c、y=d。

EDA课后题答案

第一章1.什么叫EDA技术？及狭义定义（书P1）Electronic Design Automation--电子设计自动化。

EDA的广义定义范围包括：半导体工艺设计自动化、可编程器件设计自动化、电子系统设计自动化、印刷电路板设计自动化、仿真与测试、故障诊断自动化、形式验证自动化统称EDA工程。

2.EDA发展历程：CAD- CAE -EDA3 .EDA技术的主要内容实现载体（硬件基础）：大规模可编程逻辑器件(PLD_Programmable Logic Device)描述方式：硬件描述语言(HDL_Hard descripation Lauguage，VHDL，Verilog HDL等)设计工具：开发软件、开发系统硬件验证：实验开发系统FPGA 在结构上主要分为三个部分，即可编程逻辑单元，可编程输入/输出单元和可编程连线三个部分。

CPLD在结构上主要包括三个部分，即可编程逻辑宏单元，可编程输入/输出单元和可编程内部连线。

4.硬件描述语言(HDL_Hardware Description Language)VHDL：IEEE标准硬件描述语言，在电子工程领域，已成为事实上的通用硬件描述语言。

系统级抽象描述能力较强。

Verilog：支持的EDA工具较多，适用于RTL级和门电路级的描述，其综合过程较VHDL 稍简单，门级开关电路描述能级较强，但其在高级描述方面不如VHDL。

ABEL：一种支持各种不同输入方式的HDL，系统级抽象描述能力差，适应于门级电路描述。

5. 仿真工具功能仿真（也叫前仿真、系统级仿真、行为仿真）验证系统的功能。

时序仿真（也叫后仿真、电路级仿真）：验证系统的时序特性、系统性能。

6. EDA的工程设计流程（P8）第二章1.在系统可编程技术(ISP)定义ISP(In_System Programmability/Programming)是指对器件、电路板、整个电子系统进行逻辑重构和修改功能的能力。

数字逻辑课后答案第七章

= FC4 ⋅ F4F3 ⋅ F4F2
据此，可画出逻辑电路图如图3所示。图3
7. 试用4路数据选择器实现余3码到8421码的转换。解答假定用ABCD表示余3码，WXYZ表示8421码，并选择A、B作为选择变量，可求出各4路数据选择器的数据输入端分别为：
W : D0 = D1 = 0, D2 = CD, D3 = 1 X : D0 = 0, D1 = CD, D2 = CD, D3 = 0 Y : D0 = 0, D1 = D2 = C ⊕ D, D3 = 0 Z : D0 = 0, D1 = D2 = D, D3 = 1
D80 D40 D20 D10
×
1010
D80 D40 D20 D10
D80 D40 D20 D10
＋
D8 D4 D2 D1
B6 B5 B4 B3 B2 B1 B0
据此，可得到实现预定功能的逻辑电路如图2所示。
B6 B5 B4 B3
B2 B1 B0
T693 0
D40 D40 0 D80 0
T693 0
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所示。表3
CP
Q0Q1Q2 F(DR)
0
101
1
1
110
1
2
111
0
3
011
0
4
001
0

EDA课后习题答案

reg寄存器用来表示存储元件，它保持原有的数值，通过赋值语句可以改变寄存器储存的值，其作用与改变触发器储存的值相当。reg类型数据的默认初始值为不定值x。
定义为Net型的变量常被综合为硬件电路中的物理连接，其特点是输出的值紧跟输入值的变化而变化，因此常被用来表示以assign关键词引导的组合电路描述。
形成结构，即用SRAM来构成逻辑函数发生器。一个N输入LUT可以实现N个
输1-入8 变就量逻的辑任宏何单逻元辑而功言能，，G如ALN中输的入O“LM与C”、、CNP输LD入中“的异LC或、”F等PG。A中的LUT和
LE的含义和结构特点是什么？它们都有何异同点？
答：输出逻辑宏单元（Output Logic Macro Cell，OLMC），此结构使得
综合器就是能够将一种设计表述形式自动向另一种设计表述形式转换的计算机程序，或协助进行手工转换的程序。它可以将高层次的表述转化为低层次的表述，可以将行为域转化为结构域，可以将高一级抽象的电路描述（如算法级）转化为低一级的电路描述（如门级），并可以用某种特定的 “技术”（如CMOS）实现。
精选ppt课件
1-10 标志FPGA/CPLD逻辑资源的逻辑宏单元包含哪些结构？答： CPLD( MAX7000S)系列中的逻辑宏单元由3个功能块组成：逻辑阵列、乘积项选择矩阵和可编程寄存器，它们可以被单独地配置为时序逻辑和组合逻辑工作方式。其中逻辑阵列实现组合逻辑，可以给每个逻辑宏单元提供5个乘积项。“乘积项选择矩阵”分配这些乘积项作为到“或门”和“异或门”的主要逻辑输入，以实现组合逻辑函数；或者把这些乘积项作为宏单元中寄存器的辅助输入：清零（Clear）、置位（Preset）、时钟（Clock）和时钟使能控制（Clock Enable）。 FPGA(Cyclone III)器件的可编程资源主要来自逻辑阵列块LAB，而每个LAB都由多个逻辑宏单元（Logic Element，LE）构成。LE是Cyclone III FPGA器件的最基本的可编程单元，LE主要由一个4输入的查找表LUT、进位链逻辑、寄存器链逻辑和一个可编程的寄存器构成。

数字逻辑课后习题答案

可见，只需 b1=b0=0 即可。
9.写出下列各数的原码、反码和补码。
(1) 0.1011
(2) –10110
解答
(1) 由于 0.1011 为正数，所以有原码 = 补码 = 反码 = 0.1011
（2）由于真值= -10110 为负数，所以有原码 = 1 1 0 1 1 0 （符号位为 1，数值位与真值相同）反码 = 1 0 1 0 0 1 （符号位为 1，数值位为真值的数值位按位变反）补码 = 1 0 1 0 1 0 （符号位为 1，数值位为真值的数值位按位变反，
末位加 1）
10.已知［N］补=1.0110，求［N］原，［N］反和 N。
解答
[N] 反码 = 1.0101
（补码的数值位末位减 1）
[N] 原码 = 1.1010
（反码的数值位按位变反）
N = -0.1010 （原码的符号位 1 用“-”表示）
11.将下列余 3 码转换成十进制数和 2421 码。
5. 把下列不同进制数写成按权展开形式。
(1) (4517.239)10
(3) (325.744)8
(2) (10110.0101)2
(4) (785.4AF)16
解答
（1）(4517.239)10 = 4×103＋5×102＋1×101＋7×100＋2×10-1 ＋3×10-2＋9×10-3
（2）(10110.0101)2 = 1×24＋1×22＋1×21＋1×2-2＋1×2-4 （3）(325.744)8 = 3×82＋2×81＋5×80＋7×8-1＋4×8-2＋4×8-3
根据数字逻辑电路有无记忆功能可分为组合逻辑电路和时序逻辑电路两电路在任意时刻产生的稳定输出值仅取决于该时刻电路输入值的组合而与电路过去的输入值无关

数字逻辑第6章习题参考解答.docx

第6章习题参考解答6-3画出74x27三输入或非门的德摩根等效符号。

解：图形如下浒"3 .............. ::BAWD5 ........ :OH6-10在图X6.9电路中采用74AHCT00替换74LS00,利用表6-2的信息，确定从输入端到输出端的最大吋间延迟。

解：该图中从输入到输出需要经过6个NAND2；每个NAND2 (74AHCT00)的最大时间延迟为9 ns；所以从输入端到输出端的最大时间延迟为：54 nso6-31 BUT门的可能定义是：“如果Al和Bl为1,但A2或B2为0,则Y1为1； Y2 的定义是对称的。

”写出真值表并找出BUT门输出的最小“积之和”表达式。

画出用反相门电路实现该表达式的逻辑图，假设只冇未取反的输入可用。

你可以从74x00、04、10、20、30组件中选用门电路。

解：真值表如下利用卡诺图进行化简，可以得到最小积Z 和表达式为Y1=A1B1A2,+A1B1B2, Y2=A 1' • A2 B2+B 1' A2 B2Y2采用74x04得到各反相器采用74x10得到3输入与非采用74x00得到2输入与非实现的逻辑图如下：6-32做出练习题6-31定义的BUT 门的CMOS 门级设计，可以采用各种反相门逻辑的组合（不一定是二级“积Z 和”），要求使用的品体管数目最少，写出输出表达式并画出逻辑图。

解：CMOS 反相门的晶体管用量为基本单元输入端数量的2倍；对6・31的函数式进行变换：yi = A1B1-A2'+41 ・ Bl • B2'=（41 • Bl ） •（A2'+B2‘） =（A1 ・ Bl ）（A2 • B2） Y2 = A2-B2-AY+A2- B2 • BV=⑷.B2）•⑷+B1） =（A2 • B2）-（A1 • Bl ）利用圈■圈逻辑设计，可以得到下列结构：Y\ = （（41 • B1）+（A2 • B2『） Y2 = （（A2 • B2）,+（A1 • Bl ））HANDS74X0011H AN Di-Y13(A2 B2 A1 丁 (A2 B2 时“翔此 .....dz >Y2 674X10HANDS 5HANDS5^133 2./1U3㈣D36(A1 EM A2)1此结构晶体管用量为20只（原设计屮晶体管用量为40只）6-20采用一片74x138或74x 139二进制译码器和NAND 门，实现下列单输出或多数出逻辑函数。

EDA课后习题答案

C<=9 (0000_0000_0000_1001)无符整数、 C<=-9 (1111_1111_1111_0111)有符整数 (4) 执行赋值语句B<=38后，B获得赋值是什么 (0010_0110)什么类型无符整数
第3章
Verilog行为语句
3-1 讨论always和initial异同点。答： Verilog支持两种过程语句，即always和initial语句。通常情况下 initial语句不可综合，主要用于仿真程序中的初始化； always语句属于可综合语句，主要引导行为描述语句，使用频度非常高。在一个Verilog程序模块(module)中， always和initial语句被使用的次数没有限制，即它们本身属于并行执行特征的语句。
软IP是用HDL等硬件描述语言描述的功能块，但是并不涉及用什么具体电路元件实现这些功能。
固IP是完成了综合的功能块。它有较大的设计深度，以网表文件的形式提交客户使用。
硬IP提供设计的最终阶段产品——掩模。随着设计深度的提高，后续工序所需要做的事情就越少；当然，灵活性也就越小。不同的客户可以根据自己的需要订购不同的IP产品。
1-5 叙述EDA的FPGA/CPLD设计流程，以及涉及的EDA工具及其在整个流程中的作用。答：完整地了解利用EDA技术进行设计开发的流程对于正确地选择和使用 EDA软件、优化设计项目、提高设计效率十分有益。一个完整的、典型的 EDA设计流程既是自顶向下设计方法的具体实施途径，也是EDA工具软件本身的组成结构。
2-3 以下的标符是否合法 XOR、or、74LS04、4Badder、\ASC、$SMD、A5加法器、BEGIN 答：正确XOR、 BEGIN 、 \ASC(还有一类标识符，即转义标识符(Escaped Identifiers)。转义标识符以斜杠\开头，以空白符结尾，可以包含任何字符。例如，\8031、\-@Gt。 ) 不正确74LS04、4Badder(起始为数字)， A5加法器， or(关键词)， $SMD(任何标识符必须以英文字母或下划线开头。)

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习题六6.1可编程逻辑器件有哪些主要特点？PLD作为一种通用型可编程逻辑器件，而它的逻辑功能又是由用户通过对器件编程来自行设定的。

它可以把一个数字系统集成在一•片PLD上，而不必由芯片制造厂商去设计和制作专用集成芯片。

采用PLD设计数字系统和中小规模相比具有如下特点：(1)减小系统体积：单片PLD有很高的密度，可容纳中小规模集成电路的几片到十几片。

(低密度PLD小于700门/片,高密度PLD每片达数万门,最高达25万门)。

(2)增强逻辑设计的灵活性：使用PLD器件设计的系统，可以不受标准系列器件在逻辑功能上的限制；用户可随时修改。

(3)缩短设计周期：由于可完全由用户编程，用PLD设计一个系统所需时间比传统方式大为缩短；(4)用PLD与或两级结构实现任何逻辑功能，比用中小规模器件所需的逻辑级数少。

这不仅简化了系统设计，而减少了级间延迟，提高了系统的处理速度；(5)由于PLD集成度高，测试与装配的量大大减少。

PLD可多次编程，这就使多次改变逻辑设计简单易行，从而有效地降低了成本；(6)提高系统的可靠性：用PLD器件设计的系统减少了芯片数量和印制板面积，减少相互间的连线，增加了平均寿命，提高抗干扰能力，从而增加了系统的可靠性；(7)系统貝有加密功能：多数PLD器件，如GAL或高密度可编程逻辑器件，木身具有加密功能。

设计者在设计时选屮加密项，可编程逻辑器件就被加密。

器件的逻辑功能无法被读出，有效地防止电路被抄袭。

6.2常见PLD器件有哪些主要类型？常见PLD器件根据可编程逻辑器件问世的时间，我们把PLA、PAL和GAL称为早期的可编程逻辑器件，把CPLD及FPGA称为近代的可编程逻辑器件。

也有人把它们分别称为低密度PLD和高密度PLDo6.3简述PAL和PLA在结构上的主要区别。

PAL是由可编程的与阵列、固定的或阵列和输出电路三部分组成。

冇些PAL器件中，输出电路包含触发器和从触发器输出端到与阵列的反馈线，便丁实现时序逻辑电路。

EDA课后习题.

1-10 简述在基于FPGA/CPLD的EDA设计流程中所涉及的EDA工具，及其在整个流程中的作用。答：基于FPGA/CPLD的EDA设计流程中所涉及的EDA工具有：（1）设计输入编辑器（作用：接受不同的设计输入表达方式，如原理图输入方式、状态图输入方式、波形输入方式以及HDL的文本输入方式。）；（2）HDL综合器（作用：HDL综合器根据工艺库和约束条件信息，将设计输入编辑器提供的信息转化为目标器件硬件结构细节的信息，并在数字电路设计技术、化简优化算法以及计算机软件等复杂结体进行优化处理）；（3）仿真器（作用：行为模型的表达、电子系统的建模、逻辑电路的验证及门级系统的测试）；适配器（作用：完成目标系统在器件上的布局和布线）；（4）下载器（作用：把设计结果信息下载到对应的实际器件，实现硬件设计）。
而丢失，但编程次数有限，编程的速度不快。
配置：基于SRAM查找表的编程单元。编程信息是保载
入编程信息。大部分FPGA采用该种编程工艺。该类器件的编程一般称
为配置。对于SRAM型FPGA来说，配置次数无限，且速度快；在加电时可随时更改逻辑；下载信息的保密性也不如电可擦除的编程。
LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY MUX41 IS PORT( s : IN STD_LOGIC_VECTOR(1 DOWNTO 0); a , b , c , d : IN STD_LOGIC; y : OUT STD_LOGIC); END MUX41; ARCHITECTURE ART OF MUX41 IS BEGIN PROCESS(s) BEGIN CASE s IS WHEN “00” => y<=a; WHEN “01” => y<=b; WHEN “10” => y<=c; WHEN “11” => y<=d; WHEN OTHERS => NULL; END CASE; END PROCESS; END ART;

广工EDA数字逻辑课后习题答案解析

习题答案第1章一、单选题（1）B （2）C （3）B （4）C （5）D （6）B （7）C （8）D （9）C （10）C （11）D（12）D（13）A（14）D二、判断题（1）√ （2）√ （3）× （4）× （5）×（6）×（7）√（8）×三、填空题（1）10000111.101、207.5、87.A （2）185.75 （3）1001 0100（4）B A ⋅、B A +、B A B A +、AB B A + （5）C B A ABC C AB ++ （6）C A AD ⋅ （7）B A B A + （8）2n（9）1 （10）1四、综合题（1）① BA B A AD B B A AD DE B B A AD C A A C DE C B B D C A A C B DE C B B BD C A A Y +=++=++=++++=+++++=+++++=)1()()()()(② BA B A B A D D B A B A A D B D B A B A B B A D B A D B A B A B A AB Y +=+++=++++=+++++=+++++=)1)(())(())()(())(( ③ DB C B A D C D B C B DE B B A C A D B D C C B DE B C B C A D BC A D B D C C B DE B A C B A AC DE B A D BC A C B A D C D B C B AC Y ++=+++++=+++++++=+++++++=+++++++=)1()1()()()(（2）① BCD C B D B A B A D C B A Y ++++= 函数卡诺图如下：化简结果为：BD D A D C Y ++=② F(A,B,C,D)=Σm(0,2,4,5,6,7,8,10,12,14) 函数卡诺图如下：化简结果为：D B A D C B A F +=),,,(③ F(A,B,C,D)=Σm(1,2,6,7,10,11)+Σd(3,4,5,13,15)函数卡诺图如下：化简结果为：⎪⎩⎪⎨⎧=++=∑0)15,13,5,4,3(),,,(CB D AC AD C B A F（3）该逻辑图所对应的逻辑表达式如下 AC C B B A Y +⊕++=)(根据真值表，可写出标准与或式如下 ABC C AB C B A C B A C B A C B A Y +++++= （4）根据表达式画出逻辑图如下A BCY第2章一、单选题（1）B （2）CDA （3）D （4）C （5）C （6）B （7）D（8）B（9）A（10）B二、判断题（1）√ （2）√ （3）× （4）√ （5）√ （6）× （7）√ （8）×（9）×（10）√（11）√三、综合题1．解：由于 0110 + 1011 + 1 = 1 0010，因此 C out 输出1，S 3 ~ S 1输出0010 2．解：（1）分析设计要求……（2）列真值表……（3）写逻辑表达式776655443322110001270126012501240123012201210120m D m D m D m D m D m D m D m D S S S D S S S D S S S D S S S D S S S D S S S D S S S D S S S D Y +++++++=+++++++=（4）画逻辑图D 0D 1D 2D 3SS YD 4D 5D 6D 7S3．解：（1）分析设计要求 …… （2）列编码表……（3）写逻辑表达式864200874301943212987653I I I I I Y I I I I I Y I I I I I YI I I I I Y ++++=++++=++++=++++= （4）画逻辑图1Y 2Y I 2I 0I 1I 3I 4I 5I 6I 7I 8I 9Y 3Y 04．解：（1）分析设计要求…… （2）列真值表（3）写逻辑表达式130********S DS Y S DS Y S S D Y S S D Y ==== （4）画逻辑图DY 0Y 1Y 2Y 35．解：根据乘法原理A 2 A 1 A 0 ×B 1B 0A 2B 0 A 1B 0 A 0B 0 ＋ A 2B 1 A 1B 1 A 0B 1P 4P 3P 2P 1P 0显然，电路的输入输出信号有：输入信号：被乘数A （A 2A 1A 0），乘数B （B 1B 0）输出信号：乘积P （P 4P 3P 2P 1P 0）由乘法原理可见，此乘法器需要6个与门及一个4位加法器，故选择2片74HC08及1片74HC283。

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