基于FPGA的VerilogHDL数字钟设计
基于FPGA的数字钟设计(VerilogHDL语言实现)
基于FPGA的数字钟设计摘要:本设计为一个多功能的数字钟，具有时、分、秒计数显示功能，以12小时循环计数。
本设计采用EDA技术，以硬件描述语言VerilogHDL为系统逻辑描述手段设计文件，在QUARTUS II工具软件环境下，采用自顶向下的设计方法，由各个基本模块共同构建了一个基于FPGA的数字钟。
系统主芯片采用EP1K100QC208-3，由时钟模块、控制模块、计时模块、数据译码模块、显示以及报时模块组成。
经编译和仿真所设计的程序，在可编程逻辑器件上下载验证，本系统能够完成时、分、秒的分别显示，由按键输入进行数字钟的清零功能。
关键词：数字钟；硬件描述语言；VerilogHDL；FPGA；引言：现代社会的标志之一就是信息产品的广泛使用，而且是产品的性能越来越强，复杂程度越来越高，更新步伐越来越快。
支撑信息电子产品高速发展的基础就是微电子制造工艺水平的提高和电子产品设计开发技术的发展。
前者以微细加工技术为代表，而后者的代表就是电子设计自动化（electronic design automatic,EDA）技术。
本设计采用的VerilogHDL是一种全方位的硬件描述语言，具有极强的描述能力，能支持系统行为级、寄存器传输级和逻辑门级三个不同层次的设计；支持结构、数据流、行为三种描述形式的混合描述、覆盖面广、抽象能力强，因此在实际应用中越来越广泛。
ASIC是专用的系统集成电路，是一种带有逻辑处理的加速处理器。
而FPGA是特殊的ASIC芯片，与其他的ASIC芯片相比，它具有设计开发周期短、设计制造成本低、开发工具先进、标准产品无需测试、质量稳定以及可实时在线检测等优点。
在控制系统中，键盘是常用的人机交换接口，当所设置的功能键或数字键按下的时候，系统应该完成该键所设置的功能。
因此，键信息输入是与软件结构密切相关的过程。
根据键盘的结构不同，采用不同的编码方法。
但无论有无编码以及采用什么样的编码，最后都要转换成为相应的键值，以实现按键功能程序的转移。
数字闹钟的FPGA实现(Verilog)
闹钟的FPGA实现一．设计目的及总述：本次实验选择用FPGA实现一个闹钟。
它的功能有：1.时钟2.可以用按键快慢调整时钟时间3.可以设定闹钟并在时间到达设定闹钟时间时响起卡农音乐一分钟4.整点报时，响一声来报时系统一共有五个按键，分别命名为switch_mode,switch_enter，switch_pick,switch_down，switch_up。
时钟，调时，设定闹钟通过LCD1602进行显示，整点报时声和闹钟声通过蜂鸣器发出。
其中：本次实验的闹钟用Verilog语言进行设计，由于实验在Xilinx开发板上LCD1602显示模块几经调试显示都有问题，而实验的截止日期又极其接近了故最后选择在我购买的Altera 开发板上进行实现。
由于Altera公司FPGA使用Quartus II软件进行编译下载，所以把原来在ISE软件上以schematic方式实现的顶层原理图对应自动生成的verilog代码更改后添加进Quartus工程中使用。
所需要的修改仅为将顶层原理图中的OR2例化语句改为or（输出，输入1，输入2），并把系统时钟设为50MHZ，其他各模块代码不需进行更改。
二．仿真过程在几经更改之下，更由于在两种系统下的调试，使得仿真变得难以进行，此次试验针对各模块（不包括分频模块：fre_divider）的仿真结果难以找到了而且ISE9.1i十分难用，经常报各种错，因此在这里只选择其中比较重要的控制模块（controller）和时钟模块（timer）,调时（快慢）模块（time_adjust）的仿真结果以说明本实验的仿真过程。
Controller:Timer:Time_adjust:三．系统总图即各模块Verilog代码和说明（参考对代码的详细注释）：1.各模块之间连线图和对应的Verilog代码：Clock.v:module clock(clk_50m, //在本次实验所用的Altera开发版上，系统时钟为50MHZ rst, //复位键switch_down, //向下调整，设定switch_enter, //确认完成调整，设定switch_mode, //选择系统出于何种模式：时钟，调时，设定闹钟switch_pick, //选择调整，设定的对象：时，分，秒// switch_up, //向上调整，设定beep, //蜂鸣器lcd_d, //lcd1602 d7-d0管脚lcd_e, //lcd1602 en管脚lcd_rs, //lcd1602 rs管脚lcd_rw); //lcd1602 rw管脚input clk_50m;input rst;input switch_down;input switch_enter;input switch_mode;input switch_pick;//input switch_up;output beep;output [7:0] lcd_d;output lcd_e;output lcd_rs;output lcd_rw;//以下声明的线型量用于连接系统各模块 wire [7:0] XLXN_4;wire [7:0] XLXN_5;wire [7:0] XLXN_6;wire [7:0] XLXN_7;wire [7:0] XLXN_8;wire [7:0] XLXN_9;wire [7:0] XLXN_10;wire [7:0] XLXN_11;wire [2:0] XLXN_14;wire XLXN_15;wire XLXN_16;wire XLXN_17;wire XLXN_19;wire [5:0] XLXN_20;wire [5:0] XLXN_21;wire [5:0] XLXN_22;wire XLXN_24;wire [5:0] XLXN_33;wire [5:0] XLXN_34;wire XLXN_36;wire [5:0] XLXN_37;wire [5:0] XLXN_39;wire [5:0] XLXN_40;wire XLXN_50;wire XLXN_51;reg clk_25m;wire switch_up;assign switch_up=1;//由于系统本身是设计在实验室的板子上（25MHZ）上，所以现在把50MHZ系统时钟//二分频得到25MHZ时钟，这样就不用更改各子模块always@(posedge clk_50m)beginif(!rst)clk_25m<=0;elseclk_25m<=~clk_25m;end//控制模块，控制系统出于三种状态之一：时钟，调时，设定闹钟。
FPGA Verilog时钟设计
基于FPGA的电子时钟设计1、设计目的：（1）掌握Verilog HDL模块的基本结构（2）掌握计数器的设计方法（3）掌握分频器的设计方法（4）掌握模块的调用方法（5）掌握基于Quartus II的CPLD/FPGA开发流程2、设计内容：（1）设计有两个数码管能够实现秒钟显示，数字一秒钟变化一次。
（2）按下复位键时，计时器所有能够复位清零。
（3）利用Quartus II软件进行综合、适配3、设计方案（1）编写题目要求的程序；（2）按照要求将相关程序进行检测和调试，运行正确的程序；（3）程序完成后，将其与开发板连接；（4）下载程序到芯片内；（5）观察程序功能是否成功实现。
4、总体结构设计总体结构设计如上图所示，从开发板提供的6MHz时钟信号分频得到周期为1s的控制信号，控制计数器改变状态，秒钟利用模60的BCD码计数器实现，BCD码通过4-7译码器译码后驱动两个数码管显示。
5、系统模块化设计5.1 分频器根据需求分析的要求，从6MHz系统时钟分频得到1Hz（周期1s）的控制信号，利用计数器实现分频然后能够异步复位。
程序入下：module clock(clk,rest,clk_1s);input clk;input rest;output clk_1s;reg clk_1s;integer count=0;always@(posedge clk or negedge rest)beginif(rest==0)begincount=0;clk_1s=0;endelsebeginif(count==2999999)begincount<=0;clk_1s<=~clk_1s;endelse count=count+1;endendendmodule5.2 模60的BCD加法计数器模60BCD码加法计数器，计数器分为高4位与低4位分别控制，低4位每秒钟加1，变化状态为0~9，低4位状态变化到9时，高4位加1，变化状态为0~2。
基于Verilog HDL语言的数字钟(DE2)设计
《EDA技术与Verilog HDL》课程实验报告实验项目名称：基于Verilog HDL语言的数字钟（DE2）设计一、实验项目名称基于Verilog HDL语言的数字钟（DE2）开发板设计。
二、实验目的和要求（1）实验目的1.掌握Verilog HDL语言的基本运用；2.熟悉QuartusⅡ的简单操作；3.掌握一个基本EDA工程设计流程；4.掌握数字钟（DE2开发板）的设计基本原理。
（2）实验要求1.具有普通时钟的计时、调时功能。
2.能够下载到DE2开发板进行运行三、实验内容和原理数字钟共使用一类主要模块来实现其功能。
其总体结构如下图所示。
（1）时分秒计数器。
时计时器是一个24进制计数器，分秒则均为60进制计数器。
当秒计时器接受一个计时脉冲时，秒计数器从一计到六十，秒显像管依次显示00、01、02、03……，每当秒计时到00，就会有一个输出脉冲至分计时器，分计时器在原有基础上加一，显示器同样依次显示，每当分计时器计到00，相应的有一个脉冲使得时计数器在原有基础上加一，显示器一次显示00、01、……当计时器计数到23时59分59秒时，时分秒计数器自动归零。
（2）数码显像管译码模块。
该模块的功能就是将四位的8421码翻译成8位输出，用于显示各个数字，分为两组，高电平点亮，不同的数字对应不同的8位码。
因此程序设计需要考虑时分秒的每个数所对应的8位码。
例如：if(sec1[3:0]==4'b0000)//sec1 0-9beginHEX0[6:0]<=7'b1000000;endif(sec1[3:0]==4'b0001)beginHEX0[6:0]<=7'b1111001;endif(sec1[3:0]==4'b0010)beginHEX0[6:0]<=7'b0100100;（3）分频器模块开发板可用时钟为50MHZ，不可以用来做时钟输入，用作时钟信号前必须分频，该分频是用计数取反来分该总体模块实现功能：key2表示状态，key1表示转换改变分或时，key0表示在相应的状态下调整分或时。
基于FPGA的数字钟设计
基于FPGA的数字钟设计摘要:现实生活中经常会出现需要用时间测定参数数值的情况，服务日常生活和生产。
基于FPGA设计数字电路产品已经成为当前的重要设计方法。
本文设计选用了Quartus软件环境，运用描述逻辑Verilog HDL，由上至下的模式，基于FPGA完成了数字时钟的设计方案。
本次设计成果采用按键对闹钟的起止点进行控制，能够显示时，分，秒等并且能够实现整点报时。
其中的FPGA技术就是本次试验的亮点之一，其设计易于学习，各个模块分工清晰，在模拟软件上很容易运行，还能够适配于许多种环境，因此总体的系统性能指标还是相当有保证的。
关键词:数字钟；FPGA；Verilog HDL；Quartus1.1 课题研究背景在现代社会，数据集成电路已广泛运用于日常日常生活的各行各业。
数据集成电路也在不停拆换。
从起初的整流管、电子管、大中小型集成电路发展趋势为具备特大型集成电路和独特作用的各类专用型集成电路。
可是，因为微电子技术科技进步的迅猛发展，集成电路设计方案和生产制造工作中再也不会由半导体生产商独立担负。
系统软件室内设计师更喜欢立即设计方案专用型集成电路(ASIC)处理芯片，并马上资金投入具体运用，因而发生了当场可编程逻辑机器设备(FPLD)，在其中应用最普遍的是当场可编门阵列(FPGA)。
数字钟是一种选用数字电路设计技术性完成时、分、秒计时的装置，在完成数据与此同时表明时、分、秒的准确时间和精确校正时，体积小、重量轻、抗干扰能力强、对自然环境需要高、高精密、易于开发设计等与在办公系统系统软件等众多行业运用非常普遍的传统式表壳式机械手表对比，数字表更精确、形象化，因为沒有机械设备装置，使用期限长。
1.2 国内外研究现状近些年来已经有许多技术人员针对电子器件以及时钟等技术进行了研究，但真正意义上的数字钟表起源于50年代或60年代。
伴随着在我国数字钟表电源电路销售市场的迅速发展趋势，尤其是十二五阶段经济发展方法这一领土主权主旋律早已明确，与之有关的关键生产制造技术运用和产品研发将变成领域公司关心的焦点。
基于VerilogHDL设计的数字时钟.（精选）
基于VerilogHDL设计的数字时钟.（精选）深圳大学考试答题纸(以论文、报告等形式考核专用)二○18 ～二○19 学年度第一学期课程编1602080001 课程名称号学姓名李思豪专业年级电子科学与技术16级1班号题目：基于Verilog HDL设计的数字时钟摘要：本文利用Verilog HDL语言自顶向下的设计方法设计多功能数字钟，突出了其作为硬件描述语言的良好的可读性、可移植性和易理解等优点，并通过Altera QuartusⅡ 6.0和cyclnoe II EP2C35F672C6完成综合、仿真。
此程序通过下载到FPGA芯片后，可应用于实际的数字钟显示中关键词：Verilog HDL；硬件描述语言；FPGA目录一、实验任务 (3)实验目的 (3)实验要求 (3)二、设计思路 (3)三、实验结果 (10)四、总结与收获 (14)一、实验任务实验目的1.深入了解基于quartus ii工具的复杂时序逻辑电路的设计。
2.理解并熟练利用EDA工具进行综合设计。
3.熟练掌握芯片烧录的流程及步骤。
4.掌握Verilog HDL 语言的语法规范及时序电路描述方法。
实验要求设计一个带秒表功能的24 小时数字钟，它包括以下几个组成部分：①显示屏，由6 个七段数码管组成，用于显示当前时间(时：分，秒)或设置的秒表时间；②复位键复位所有显示和计数③设置键，用于确定新的时间设置，三个消抖按键分别用于时分秒的设置④秒表键，用于切换成秒表功能基本要求(1) 计时功能：这是本计时器设计的基本功能，每隔一秒计时一次，并在显示屏上显示当前时间。
(2) 秒表功能：设置时间，进行倒计时功能(3) 设置新的计时器时间：按下设置键后，用户能通过时分秒三个消抖按键对时间进行设置。
二、设计思路1、总原理框图：原理如上图所示，时钟由分频器模块，数码管显示模块，计时器模块三个模块构成，每个模块实现如下的不同功能，最后通过在顶层模块的调用，来实现时钟功能。
基于VerilogHDL语言多功能数字钟设计毕业设计论文
多功能数字钟NJUST多功能数字钟设计基于VerilogHDL语言学院：电子工程与光电技术学院学号：************姓名：指导教师：2014年11月21日星期五摘要：基于FPGA平台，运用Verilog语言编写设计一多功能数字钟，包括基本的时钟，校时校分，整点报时功能。
扩展闹钟，秒表，万年历，键盘输入功能。
Abstract：FPGA-based platform, using Verilog language to design amulti-functional digital clock, including basic function of clock, school hours, school minutes,the whole point timekeeping. And extended function of alarm clock, stopwatch, calendar, keyboard input.关键词：多功能数字钟，可编程逻辑器件，EDA设计，VerilogKeywords：multi-functional digital clock, FPGA, EDA disign, Verilog目录1 设计要求 (2)2 设计方案选择及思路分析 (2)3 各子模块设计原理和分析 (3)3.1 分频模块 (3)3.2 时分秒模块 (5)3.3 时分调整模块 (6)3.4 报时模块 (7)3.5 扫描显示模块 (8)3.6 秒表模块 (9)3.7 闹钟模块 (10)3.8 万年历模块 (12)3.9 键盘扫描模块 (13)4 调试仿真 (15)5 编程下载 (16)6 结论 (17)7 参考文献 (17)8 实验感想 (17)9 源代码 (18)11 设计要求基于FPGA可编程逻辑器件，用quatusII软件设计一个多功能数字钟，其基本要求如下：1.有基础的计时显示功能，即时、分、秒显示在6个七段管上2.K0,K1,K2,K3分别为系统使能（暂停），时钟清零，校时，校分开关。
毕业设计论文：基于FPGA的数字时钟设计
第五章对全文的总结，对本系统功能实现以及制作过程中需要注意的方面，及整个系统软件编写中所吸取的经验教训进行论述，同时，也对整个研究应用进行展望。
第二章
2.1
运行环境设计采用quartus II软件实现，因此针对软件需要用到的一些功能在这里进行描述.
第三次革命就是单片机数码计时技术的应用使计时产品的走时日差从分级缩小到1600万秒从原有传统指针计时的方式发展为人们日常更为熟悉的夜光数字显示方式直观明了并增加了全自动日期星期的显示功能它更符合消费者的生活需求
基于FPGA的数字时钟设计
第一章
1.1.
在这个时间就是金钱的年代里，数字电子钟已成为人们生活中的必需品。目前应用的数字钟不仅可以实现对年、月、日、时、分、秒的数字显示，还能实现对电子钟所在地点的温度显示和智能闹钟功能，广泛应用于车站、医院、机场、码头、厕所等公共场所的时间显示。
在行为级描述中，Verilog HDL不仅能够在RTL级上进行设计描述，而且能够在体系结构级描述及其算法级行为上进行设计描述。
能够使用门和模块实例化语句在结构级进行结构描述。
如图显示了Verilog HDL的混合方式建模能力，即在一个设计中每个模块均可以在不同设计层次上建模。
Verilog HDL还具有内置逻辑函数，例如&（按位与）和|（按位或）。
设计能够在多个层次上加以描述，从开关级、门级、寄存器传送级（RTL）到算法级，包括进程和队列级。
能够使用内置开关级原语在开关级对设计完整建模。
同一语言可用于生成模拟激励和指定测试的验证约束条件，例如输入值的指定。
Verilog HDL能够监控模拟验证的执行，即模拟验证执行过程中设计的值能够被监控和显示。这些值也能够用于与期望值比较，在不匹配的情况下，打印报告消息。
基于FPGA的数字钟设计
数字系统课程设计报告书课题名称基于FPGA的数字钟设计院系姓名学号专业班级指导教师设计时间目录摘要 (1)1设计目的 (2)2设计内容及要求 (2)3系统整体方案及设计原理 (3)4各模块电路设计与实现 (4)4.1 分频模块设计与实现 (4)4.1.1分频模块图4.1.2分频模块程序4.2 计数器模块设计与实现 (5)4.2.1计数模块图4.2.2秒计数器程序4.2.3分计数器程序4.2.4时计数器程序4.3 1602显示驱动模块设计与实现 (10)4.3.1 1602显示驱动模块图4.3.2 1602显示驱动模块程序5系统仿真及硬件下载 (17)5.1系统仿真（步骤，总原理图，仿真图） (17)5.1.1系统仿真步骤5.1.2总原理图5.1.3仿真图5.2硬件下载（引脚分配，下载步骤） (18)5.2.1引脚分配5.2.2下载步骤6设计总结 (21)参考文献 (21)摘要随着微电子技术、计算机技术、半导体技术的发展，很多传统的数字门电路设计已经被可编程逻辑器件代替。
而相对于传统的模拟控制技术，也被数字控制系统所代替。
作为可编程逻辑器件的硬件描述语言Verilog HDL,由于它具有类似于通用C语言的风格，被不少FPGA开发者所推崇。
在数字控制这个领域，FPGA的应用也越来越广泛，因此，作为硬件描述语言Verilog HDL就显示出了它的重要性。
它是一种全方位的硬件描述语言，具有极强的描述能力，能支持系统行为级、寄存器传输级和逻辑门级这三个不同层次的设计；支持结构、数据流、行为三种描述形式的混合描述，覆盖面广，抽象能力强，因此在实际应用中越来越广泛。
本设计为一个数字钟，一个具有“时”、“分”、“秒”显示的计时器,（23时59分59秒）。
它采用EDA技术，以硬件描述语言Verilog 为系统逻辑描述手段设计文件，在QUARTUSII工具软件环境下，采用自顶向下的设计方法，由各个基本模块共同构建了一个基于FPGA的数字钟。
基于FPGA的数字时钟设计开题报告
开题报告毕业设计题目：基于FPGA的数字钟系统设计基于FPGA的数字钟系统设计开题报告1选题目的意义和可行性在这个时间就是金钱的年代里，数字电子钟已成为人们生活中的必需品。
目前应用的数字钟不仅可以实现对年、月、日、时、分、秒的数字显示，还能实现对电子钟所在地点的温度显示和智能闹钟功能，广泛应用于车站、医院、机场、码头、厕所等公共场所的时间显示。
随着现场可编程门阵列( field program-mable gate array ，FPGA) 的出现，电子系统向集成化、大规模和高速度等方向发展的趋势更加明显[1]，作为可编程的集成度较高的ASIC，可在芯片级实现任意数字逻辑电路，从而可以简化硬件电路，提高系统工作速度，缩短产品研发周期。
故利用FPGA这一新的技术手段来研究电子钟有重要的现实意义。
设计采用FPGA现场可编程技术，运用自顶向下的设计思想设计电子钟。
避免了硬件电路的焊接与调试，而且由于FPGA的I /O端口丰富，内部逻辑可随意更改，使得数字电子钟的实现较为方便。
本课题使用Cyclone EP1C6Q240的FPGA器件，完成实现一个可以计时的数字时钟。
该系统具有显示时、分、秒，智能闹钟，按键实现校准时钟，整点报时等功能。
满足人们得到精确时间以及时间提醒的需求，方便人们生活[2-3]。
2 研究的基本内容与拟解决的主要问题2.1研究的基本内容数字时钟是采用电子电路实现对时间进行数字显示的计时装置，由于数字集成电路的发展和石英晶体振荡器的广泛应用，使得数字钟的精度不断提高。
数字时钟系统的实现有很多，可以利用VerilogDHL语言在Quartus II里实现时、分、秒计数的功能。
在芯片内部存储器设24个字节分别存放时钟的时、分、秒信息。
数字时钟首先是秒位（共8位）上按照系统时钟CLK进行计数，存储器内相应的秒值加1；若秒位的值达到60（110000），则将其清零，并将相应的分位（共8位）的值加1；若分值达到60（110000），则清零分位，并将时位（共8位）的值加1；若计数满24（100100）后整个系统从0开始重新进行计数。
电子钟（FPGA设计verilog代码）
电子钟（FPGA设计verilog代码）//*****************************************//电子钟：24小时制时分秒////作者：yotain////clk 50M时钟 CP 1Hz输出可接LED指示灯//nCR 清零（必须接低电平异步清零）//Adj_Min （分校正低电平计时必须接）//Adj_Hour （时校正低电平计时必须接）//dataout （数码管输出）//en （数码管使能端）//(Hour Minute Second 可以不接也可以单独接数码管一位的) //修改bcd_decoder 即可修改显示////*****************************************//************ timeclock top block*************module top_clock ( Hour, Minute, Second, CP, nCR, EN, Adj_Min, Adj_Hour,clk,dataout,en) ;input clk, nCR, EN, Adj_Min, Adj_Hour;output CP;output [7:0] Hour, Minute, Second,dataout;output [3:0] en;wire [7:0] Hour, Minute, Second, dataout;supply1 Vdd;wire MinL_EN, MinH_EN, Hour_EN;//**************Hour, Minute, Second counter************counter10 U1 ( Second[3:0], nCR, EN, CP);counter6 U2 ( Second[7:4], nCR, ( Second[3:0]==4'h9), CP);assign MinL_EN = Adj_Min? Vdd : (Second==8'h59);assign MinH_EN = ( Adj_Min &&( Minute [3:0] ==4'h59))|| ( Minute[3:0]==4'h9)&& (Second == 8'h59);counter10 U3 ( Minute[3:0], nCR, MinL_EN,CP);counter6 U4 ( Minute[7:4], nCR, MinH_EN,CP);assign Hour_EN = Adj_Hour ? Vdd: ((Minute == 8'h59)&&(Second == 8'h59));counter24 U5 ( Hour[7:4], Hour[3:0], nCR, Hour_EN,CP);bcd_decoder U6 (clk,nCR,Hour[7:4],Hour[3:0],Minute[7:4],Minute[3:0],dataout,en);PULSE U7(clk,CP);endmodule//**************counter10 ( BCD 0~9 )*************module counter10 ( Q, nCR, EN, CP);input CP, nCR, EN;output [3 : 0] Q;reg [3 : 0] Q;always @ (posedge CP or negedge nCR)beginif( !nCR ) Q<=4'b0000;else if ( !EN ) Q<=Q;else if ( Q ==4'b1001) Q <= 4'b0000;else Q <= Q+1'b1;endendmodule//**************counter6 ( BCD 0~5 )************ module counter6 ( Q, nCR, EN, CP);input CP, nCR, EN;output [3:0] Q;reg [3:0] Q;always @ (posedge CP or negedge nCR ) beginif(!nCR) Q<= 4'b0000;else if (!EN) Q<=Q;else if (Q == 4'b0101) Q<=4'b0000;else Q <= Q + 1'b1;endendmodule//***************counter24 ( 0~23 )************** module counter24 ( CntH, CntL, nCR, EN, CP); input CP, nCR, EN;output[3:0] CntH,CntL;reg [3:0] CntH,CntL;reg CO;always @ (posedge CP or negedge nCR)if(!nCR) {CntH,CntL} <=8'h00;else if(!EN) {CntH,CntL} <= {CntH,CntL};else if ( (CntH>2)||(CntL>9) || ( (CntH==2)&&(CntL>=3) ) ) {CntH,CntL} <=8'h00;else if((CntH==2)&&(CntL<3))beginCntH<=CntH;CntL<=CntL+1'b1;endelse if (CntL==9)beginCntH=CntH+1'b1;CntL=4'b0000;endelse beginCntH<=CntH;CntL<=CntL+1'b1;endendendmodule//*************cnt_1Hz*****************module PULSE ( clk, clk_1Hz);input clk;output clk_1Hz;reg [24:0] cnt_1Hz;reg R_clk=0;assign clk_1Hz=R_clk;always @ (posedge clk)if (cnt_1Hz==50000000) cnt_1Hz<=0;else cnt_1Hz<=cnt_1Hz+1;endalways @ (posedge clk)beginif(cnt_1Hz<=25000000) R_clk<=1;else R_clk<=0;endendmodule//*************bcd_decoder*************module bcd_decoder (clk,nCR,A,B,C,D,dataout,en);input clk; //system clockinput nCR; //system reset,low is activeinput [3:0] A,B,C,D;output[7:0] dataout;output[3:0] en; //enable high is activereg[7:0] dataout;reg[4:0] en;reg[15:0] cnt_scan;reg[3:0] dataout_buf;always@(posedge clk or negedge nCR)beginif(!nCR) begincnt_scan<=0;endelse begincnt_scan<=cnt_scan+1; endendalways@(cnt_scan) begincase(cnt_scan[15:14]) 2'b00:en=4'b0001;2'b01:en=4'b0010;2'b10:en=4'b0100;2'b11:en=4'b1000; default:en=4'b1111; endcaseendalways@(en)begincase(en)4'b0001:dataout_buf=A;4'b0010:dataout_buf=B;4'b0100:dataout_buf=C;dataout_buf=D; default:dataout_buf=4'b0000; endcaseendalways@(dataout_buf) begincase(dataout_buf)4'b0000:dataout=8'b1111_1100; 4'b0001:dataout=8'b0110_0000; 4'b0010:dataout=8'b1101_1010; 4'b0011:dataout=8'b1111_0010; 4'b0100:dataout=8'b0110_0110; 4'b0101:dataout=8'b1011_0110; 4'b0110:dataout=8'b1011_1110; 4'b0111:dataout=8'b1110_0000; 4'b1000:dataout=8'b1111_1110; 4'b1001:dataout=8'b1110_0110;dataout=8'b1110_1110; 4'b1011:dataout=8'b0011_1110; 4'b1100:dataout=8'b1001_1100; 4'b1101:dataout=8'b0111_1010; 4'b1110:dataout=8'b1001_1110; 4'b1111:dataout=8'b1000_1110; default :dataout=8'b0000_0010; endcaseendendmodule//End of RTL code。
基于FPGA的数字钟课程设计
集成电路设计课程设计报告专业班级学号姓名基于FPGA的数字钟课程设计1.任务和设计要求设计具有时、分、秒计数显示，以24小时循环计时的时钟电路，带有清零和校准功能；2.设计原理采用硬件描述语言Verilog 进行编程，实现20MHZ晶振到1HZ的分频；采用verilog 语言实现数字表功能实现的各个模块；通过各个模块的代码生成相应的模块原理图；再将各个模块生成的原理图进行叠加组成一个数字表系统；3.系统设计设计的数字表有6个输入，16个输出；6个输入中，有一个是时钟信号，开发板上的28号引脚输入的50MHZ的时钟信号；一个清零端，当数字表正常显示时，按下清零端可以实现数字钟整体电路图：4.各个模块设计基于EP1C6Q240C8的数字钟设计，有6个模块组成：Fdiv 分频模块Control 模式选择模块Tune 校正模块Zoushi 时间正常运行模块Saomiao 数码管动态扫描模块；Decoder BCD译码模块；Fdiv 模块：功能：实现20MHZ的时钟信号分成10KHZ的信号和1HZ的信号；输入：clk 为20MHZ的时钟信号；输出：f10000HZ 为10KH的时钟信号；F1HZ 为1HZ的时钟信号；Fdiv 模块代码：module fdiv(clk,f10000Hz,f1Hz);output f10000Hz,f1Hz;input clk;reg f10000Hz,f1Hz;integer CNT1=0,CNT2=0;always@(posedge clk)beginif(CNT1<1999)beginCNT1=CNT1+1;f10000Hz<=1'b0;endelsebeginCNT1=0;f10000Hz<=1'b1;endendalways@(posedge f10000Hz)beginif(CNT2<9999)beginCNT2=CNT2+1;f1Hz<=1'b0;endelsebeginCNT2=0;f1Hz<=1'b1;endendendmodulefdiv 模块波形仿真：由于实际的分频波形仿真中，由于要将20MHZ的分成1HZ的，需要将信号缩小20 000 000倍，因此，此处采用将20HZ的先分成10HZ，然后再将10HZ的分成1HZ的时钟信号；在仿真中这样整，在实际演示中再改下代码，实现真正的20MHZ到1HZ的分频；它们只是一个倍数关系而已；Control 模块：功能：实现电子表的正常显示及时间校正模式的转换；输入：key 模式修改键，每来一个高电平，mode加一次。
用verilog-HDL多功能数字钟
用verilog-HDL多功能数字钟Verilog HDL实验报告基于Verilog HDL语言的多功能数字钟设计一、试验目的设计一个有如下功能的数字钟：（１）计时功能：包括时、分、秒。
（２）定时与闹钟功能：能在所设定的时间发出铃音。
（３）校时功能：对小时、分钟和秒钟进行手动校时。
（４）整点报时功能：每到整点能够发出“嘀嘀嘀嘀嘟”四短一长的报时。
二、试验原理ALERT HOUR[7..0]MIN[7..0]SEC[7..0]LD_ALERT LD_HOUR LD_MINCLK CLK_1K MODE TURN CHANGEclockCLK CLK_1K MODE TURN CHANGEALERTHOUR[7..0]MIN[7..0]SEC[7..0]LD_ALERT LD_HOUR LD_MIN多功能数字钟端口示意图数字钟设有五个输入端，分别为时钟输入（CLK ）、模式（MODE ）、产生声音的时钟信号（CLK_1K ）、切换（TURN ）和调时（CHANGE ）键。
输出共七个，其中HOUR[7..0]、MIN[7..0]和SEC[7..0]采用BCD 计数方式，分别驱动2个数码管。
硬件电路原理图如下：三、试验内容1. 代码/*信号定义：clk: 标准时钟信号，其频率为4Hz；clk_1k:产生闹铃声、报时音的时钟信号，其频率为1024Hz；mode:功能控制信号；为0：计时功能；为1：闹钟功能；为2：手动校时功能；turn:接按键，在手动校时功能时，选择是调整小时还是分钟；若长时间按住改建，还可使秒信号清零，用于精确调时；change: 接按键，手动调整时，每按一次，计数器加1；如果长按，则连续快速加1，用于快速调时和定时；hour,min,sec:此三信号分别输出并显示时、分、秒信号，皆采用BCD码计数，分别驱动6个数码管显示时间；alert:输出到扬声器的信号，用于产生闹铃音和报时音；闹铃音为持续20秒的急促的“嘀嘀嘀”音，若按住“change”键，则可屏蔽该音；整点报时音为“嘀嘀嘀嘀嘟”四短一长音；LD_alert:接发光二极管，指示是否设置了闹钟功能；LD_hour:接发光二极管，指示当前调整的是小时信号；LD_min:接发光二极管，指示当前调整的是分钟信号*/moduleclock(clk,clk_1k,mode,change,turn,alert,hour,min,sec,LD_alert,LD_hour,LD_mi n);input clk,clk_1k,mode,change,turn;output alert,LD_alert,LD_hour,LD_min;output[7:0] hour,min,sec;reg[7:0] hour,min,sec,hour1,min1,sec1,ahour,amin;reg[1:0] m,fm,num1,num2,num3,num4;reg[1:0] loop1,loop2,loop3,loop4,sound;reg LD_hour,LD_min;reg clk_1Hz,clk_2Hz,minclk,hclk;reg alert1,alert2,ear;reg count1,count2,counta,countb;wire ct1,ct2,cta,ctb,m_clk,h_clk;always @(posedge clk)beginclk_2Hz<=~clk_2Hz;if(sound==3) begin sound<=0; ear<=1; end //ear信号用于产生或屏蔽声音else begin sound<=sound+1; ear<=0; endendalways @(posedge clk_2Hz) //由4Hz的输入时钟产生1Hz的时基信号clk_1Hz<=~clk_1Hz;always @(posedge mode) //mode信号控制系统在三种功能间转换begin if(m==2) m<=0; else m<=m+1; endalways @(posedge turn)fm<=~fm;always //产生count1,count2,counta,countb四个信号begincase(m)2:begin if(fm)begin count1<=change; {LD_min,LD_hour}<=2; endelsebegin counta<=change; {LD_min,LD_hour}<=1; end{count2,countb}<=0;end1:begin if(fm)begin count2<=change; {LD_min,LD_hour}<=2; endelsebegin countb<=change; {LD_min,LD_hour}<=1; end{count1,counta}<=2'b00;enddefault:{count1,count2,counta,countb,LD_min,LD_hour}<=0;endcaseendalways @(negedge clk) //如果长时间按下“change”键，则生成“num1”信号用于连续快速加1if(count2) beginif(loop2==3) num2<=1;elsebegin loop2<=loop2+1; num2<=0;endendelse begin loop2<=0; num2<=0; endalways @(negedge clk) //产生num2信号if(count1) beginif(loop3==3) num3<=1;elsebegin loop3<=loop3+1; num3<=0; endendelse begin loop3<=0; num3<=0; endalways @(negedge clk)if(counta) beginif(loop4==3) num4<=1;elsebegin loop4<=loop4+1; num4<=0; endendelse begin loop4<=0; num4<=0; endassign ct1=(num3&clk)|(!num3&m_clk); //ct1用于计时、校时中的分钟计数assign ct2=(num1&clk)|(!num1&count2); //ct2用于在定时状态下调整分钟信号assign cta=(num4&clk)|(!num4&h_clk); //cta用于计时、校时中的小时计数assign ctb=(num2&clk)|(!num2&countb); //ctb用于在定时状态下调整小时信号always @(posedge clk_1Hz) //秒计时和秒调整进程if(!(sec1^8'h59)|turn&(!m))beginsec1<=0;if(!(turn&(!m))) minclk<=1;end//按住“turn”按键一段时间，秒信号可清零，该功能用于手动精确调时else beginif(sec1[3:0]==4'b1001)begin sec1[3:0]<=4'b0000; sec1[7:4]<=sec1[7:4]+1; endelse sec1[3:0]<=sec1[3:0]+1; minclk<=0;endassign m_clk=minclk||count1;always @(posedge ct1) //分计时和分调整进程beginif(min1==8'h59) begin min1<=0; hclk<=1; endelse beginif(min1[3:0]==9)begin min1[3:0]<=0; min1[7:4]<=min1[7:4]+1; endelse min1[3:0]<=min1[3:0]+1; hclk<=0;endendassign h_clk=hclk||counta;always @(posedge cta) //小时计时和小时调整进程if(hour1==8'h23) hour1<=0;else if(hour1[3:0]==9)begin hour1[7:0]<=hour1[7:4]+1; hour1[3:0]<=0; endelse hour1[3:0]<=hour1[3:0]+1;always @(posedge ct2) //闹钟定时功能中的分钟调节进程if(amin==8'h59) amin<=0;else if(amin[3:0]==9)begin amin[3:0]<=0; amin[7:4]<=amin[7:4]+1; endelse amin[3:0]<=amin[3:0]+1;always @(posedge ctb) //闹钟定时功能中的小时调节进程if(ahour==8'h23) ahour<=0;else if(ahour[3:0]==9)begin ahour[3:0]<=0; ahour[7:4]<=ahour[7:4]+1; endelse ahour[3:0]<=ahour[3:0]+1;always //闹铃功能if((min1==amin)&&(hour1==ahour)&&(amin|ahour)&&(!change))//若按住“change”键不放，可屏蔽闹铃音if(sec1<8'h20) alert1<=1; //控制闹铃的时间长短else alert1<=0;else alert1<=0;always //时、分、秒的现实控制case(m)3'b00: begin hour<=hour1; min<=min1; sec<=sec1; end//计时状态下的时、分、秒显示3'b01: begin hour<=ahour; min<=amin; sec<=8'hzz; end//定时状态下的时、分、秒显示3'b10: begin hour<=hour1; min<=min1; sec<=8'hzz; end//校时状态下的时、分、秒显示endcaseassign LD_alert=(ahour|amin)?1:0; //指示是否进行了闹铃定时assign alert=((alert1)?clk_1k&clk:0)|alert2; //产生闹铃音或整点报时音always //产生整点报时信号alert2beginif((min1==8'h59)&&(sec1>8'h54)||(!(min1|sec1)))if(sec1>8'h54) alert2<=ear&clk_1k; //产生短音else alert2<=!ear&clk_1k; //产生长音else alert2<=0;endendmodule2. 仿真图四、小结及体会为了做多功能数字钟，我借了多本关于Verilog HDL的程序设计书。
课程设计---基于Verilog HDL数字时钟设计与实现
课程设计---基于Verilog HDL数字时钟设
计与实现
简介
本课程设计旨在通过使用Verilog硬件描述语言（HDL）设计和实现数字时钟。
学生将研究如何使用Verilog语言来描述数字电路，并将其应用于设计和实现一个简单的数字时钟电路。
设计目标
- 研究使用Verilog HDL来描述和设计数字电路
- 实现一个简单的数字时钟电路
- 熟悉数字时钟的工作原理和设计流程
实施步骤
1. 了解数字时钟的原理和工作方式
2. 研究Verilog HDL语言的基本语法和使用方法
3. 设计并实现时钟的各个功能模块，如时钟显示模块、时钟计数模块等
4. 使用仿真工具验证设计的正确性
5. 进行实际的硬件验证，将设计烧录到FPGA开发板上并进行测试
实验要求
1. 设计的数字时钟应具备基本的时分秒显示功能
2. 时钟应具备可调节的时间设置功能
3. 需要使用FPGA开发板进行实际硬件验证
4. 实验报告应包含设计原理、设计流程、仿真结果和实际硬件验证结果
参考资料
1. Verilog HDL教程
2. FPGA开发板用户手册
3. 相关学术论文和文献
以上为课程设计---基于Verilog HDL数字时钟设计与实现的文档简介。
本课程设计将帮助学生学习Verilog HDL语言并应用于设计和实现数字时钟电路。
verilog数字钟设计(FPGA)全新
一、课程设计目标1. 熟悉并掌握verilog 硬件描述语言2. 熟悉quartus 软件开发环境3.学会设计大中规模的数字电路，并领会其中的设计思想二、课程设计实现的功能（1）设计一个数码管实时显示时、分、秒的数字时钟（24小时显示模式）；（2）可以调节小时，分钟。
（3）能够进行24小时和12小时的显示切换。
（4）可以设置任意时刻闹钟，并且有开关闹钟功能。
（5）有整点报时功能，几点钟LED灯闪亮几下。
（6）有复位按键，复位后时间从零开始计时，但闹钟设置时间不变。
三、设计原理：1、总原理框图：附全部代码：总模块：moduleclock(clk,reset,MODE,Alarm_ctr,BT2,H12_24,DSH,DSL,DMH,DML,DHH,DHL,dian,bao_signa l,nao_signal);input clk;//50MHzinput reset,MODE,Alarm_ctr,BT2,H12_24;//复位键，模式选择按钮，闹钟开关档，调节按钮，12—24小时切换档output [7:0]DMH,DML,DHH,DHL; //4个数码管显示输入信号output dian,bao_signal,nao_signal; //时分间隔点，报时信号,闹钟信号output [3:0]DSH,DSL; //秒钟输出信号wire [3:0] SH,SL,MH,ML,HH,HL;wire [3:0] LED_mode;wire [3:0] HH12,HL12,HH24,HL24,MH24,ML24,SH24,SL24;wire [3:0] set_HH,set_HL,set_MH,set_ML;wire _1HZ,_10ms,_250ms,_500ms;wire Keydone1;wire Keydone2;wire co1,co11,co111,co2,co22,co222,set_co2;wire [3:0]mode_flag;assign dian=1'b0;devide_f u1(_1HZ,_10ms,_250ms,_500ms,reset,clk); //分频，得到4种不同频率的时钟信号key_press u2(_10ms,MODE,Keydone1); //模式档按钮去抖动key_press u20(_10ms,BT2,Keydone2); //调节按钮去除抖动mode u3(Keydone1,mode_flag); //通过模式按钮产生不同模式second u4(_1HZ,reset,mode_flag,Keydone2,SH24,SL24,co1); //秒计时minute u5(co11,reset,MH24,ML24,co2); //分计时hour u6(co22,reset,HH24,HL24); //小时计时SEG7_LUT u7(DML,ML); //4个数码管显示SEG7_LUT u8(DMH,MH);SEG7_LUT u9(DHL,HL);SEG7_LUT u10(DHH,HH);display_LED u11(DSL,SL); //LED灯显示秒或模式灯display_LED u12(DSH,SH);mode_choose u13(mode_flag,Keydone2,_250ms,co1,co2,set_co2,co11,co22,co111,co222); //选择模式进行不同操作hour12_24 u14(HH24,HL24,HH12,HL12); //12--24小时切换boshi u15(HH,HL,MH,ML,SH,SL,_1HZ,bao_signal); //整点报时set_naozhong u16(co111,co222,set_HH,set_HL,set_MH,set_ML,set_co2); //设置闹钟时间Naozhongu17(Alarm_ctr,_500ms,set_HH,set_HL,set_MH,set_ML,HH24,HL24,MH24,ML24,nao_signal);//任意闹钟响应LUT_modeu18(mode_flag,H12_24,HH12,HL12,HH24,HL24,MH24,ML24,set_HH,set_HL,set_MH,set_ML, MH,ML,HH,HL);//通过模式选择数码管显示LED_mode u19(mode_flag,SH24,SL24,SH,SL); 模式选择LED灯显示Endmodule分频模块：分频模块的作用主要是要获得各种频率的时钟信号。
基于FPGA多功能数字钟的设计
实验名称：基于FPGA的数字时钟设计一、实验目的：通过实验熟练运用Verilog HDL语言和 FPGA开发软件，使用BASYS2开发板设计一个可调式并且较复杂的数字时钟。
二、实验硬件要求：计算机、BASYS2开发板、蜂鸣器三、实验内容：1、电路功能：在ISE Design Suite 14.7软件开发环境下，使用Verilog描述语言、结合FPGA开发板编译和仿真数字时钟；要求时钟能进行基本的计时功能，按照:“时：分”来显示时间，秒的功能由流水灯表示；能引入秒脉冲进行校时、校分，并可用rst信号给清零；具有整点报时功能，当计时到整点的时候蜂鸣器开始鸣响，响声为乐曲“铃儿响叮当”。
2、电路图：3、Veilog 程序：1）分频模块div_clk：module divclk(sys_clk,rst,sec_clk);input sys_clk,rst;//系统时钟，复位output reg sec_clk;//秒时钟输出reg[27:0] cnt;//分频计数器，在人眼可识别范围之内always @(negedge sys_clk)beginif(rst)//对计数器进行复位begincnt <= 28'h0000000;sec_clk <= 1'b0;endelseif(cnt >= 28'h17d783f)begincnt <= 28'h0000000;sec_clk <= ~sec_clk;endelse cnt <= cnt+1'b1;endendmodule2）时钟计时模块clockmoduleclock(clk,rst,key,hor_h,hor_l,min_h,min_l,sec_h,sec_l,speak,sys_clk); input clk,rst,sys_clk;input [3:0]key;output [3:0]hor_h,hor_l,min_h,min_l,sec_h,sec_l;output speak;reg [3:0]hor_h,hor_l,min_h,min_l,sec_h,sec_l;reg speak;always@(posedge clk or posedge rst)beginif(rst)beginsec_h <=4'h0;sec_l <=4'h0;min_h <=4'h0;min_l <=4'h0;hor_h <=4'h0;hor_l <=4'h0;endelsecase(key)4'b1000:beginif(hor_h >= 4'h2)hor_h <= 4'h0;elsehor_h <= hor_h + 1'b1;end4'b0100:beginif(hor_l >= 4'h9||(hor_h >= 4'h2 && hor_l >= 4'h3)) hor_l <= 4'h0;elsehor_l <= hor_l + 1'b1;end4'b0010:beginif(min_h >= 4'h5)min_h <= 4'h0;elsemin_h <= min_h + 1'b1;end4'b0001:beginif(min_l >= 4'h9)min_l <= 4'h0;elsemin_l <= min_l + 1'b1;enddefault :beginif(sec_l >= 4'h9)beginsec_l <= 4'h0;if(sec_h >= 4'h5)beginsec_h <= 4'h0;if(min_l >= 4'h9)beginmin_l <= 4'h0;if(min_h >= 4'h5)beginmin_h <= 4'h0;if(hor_l >= 4'h9||(hor_h >= 4'h2 && hor_l >= 4'h3))beginhor_l <= 4'h0;if(hor_h >= 4'h2)hor_h <= 4'h0;elsehor_h <= hor_h + 1'b1;endelsehor_l <= hor_l + 1'b1;endelsemin_h <= min_h + 1'b1;endelsemin_l <= min_l + 1'b1;endelsesec_h <= sec_h + 1'b1;endelsesec_l <= sec_l + 1'b1;endendcaseendalways @(posedge clk)beginif(rst)speak <= 1'b0;else if(min_h == 4'h0 && min_l <=4'h0 && sec_h <= 4'h0)speak <= 1'b1;elsespeak <= 1'b0;endendmodule3）发声模块speaker：module speaker(clk,rst,en,f);input clk,rst,en;output reg f;reg [6:0] tonestep;reg [3:0] tonecode;reg [19:0] divcnt;reg [19:0] cntnum;reg sub_clk;reg[24:0] sub_cnt;always@(posedge clk)beginif(rst) beginsub_cnt <= 0;cntnum <= 0;divcnt <= 0;f <= 0;sub_clk <=0;endelse beginif(sub_cnt >=1500000)beginsub_clk <= ~sub_clk;sub_cnt <=0;endelse sub_cnt <= sub_cnt + 1'b1;if(en == 1'b1)begincase(tonecode)1:cntnum <= 95444;2:cntnum <= 85052;3:cntnum <= 75750;4:cntnum <= 71625;5:cntnum <= 63775;6:cntnum <= 56825;7:cntnum <= 50600;default : cntnum <= 0;endcaseif(cntnum == 0)f <= 1'b0;elseif(divcnt >= cntnum)begindivcnt <= 0;f <= ~f;endelse divcnt <= divcnt + 1'b1;endendendalways@(posedge sub_clk)beginif(rst)begintonestep <= 0;tonecode <= 0;endelseif(tonestep <=80)tonestep <= tonestep + 1'b1;else tonestep <= 0;case(tonestep)7'b0000000:tonecode <= 3;7'b0000001:tonecode <= 3;7'b0000010:tonecode <= 8;7'b0000011:tonecode <= 3;7'b0000100:tonecode <= 3;7'b0000101:tonecode <= 8;7'b0000110:tonecode <= 8;7'b0000111:tonecode <= 3;7'b0001000:tonecode <= 3;7'b0001001:tonecode <= 3;7'b0001010:tonecode <= 3;7'b0001011:tonecode <= 8;7'b0001100:tonecode <= 8;7'b0001101:tonecode <= 3;7'b0001110:tonecode <= 3;7'b0001111:tonecode <= 8;7'b0010000:tonecode <= 3;7'b0010001:tonecode <= 3;7'b0010010:tonecode <= 8;7'b0010011:tonecode <= 8;7'b0010101:tonecode <= 3; 7'b0010110:tonecode <= 3; 7'b0010111:tonecode <= 3; 7'b0011000:tonecode <= 8; 7'b0011001:tonecode <= 8; 7'b0011010:tonecode <= 3; 7'b0011011:tonecode <= 3; 7'b0011100:tonecode <= 8; 7'b0011101:tonecode <= 5; 7'b0011110:tonecode <= 5; 7'b0011111:tonecode <= 8; 7'b0100000:tonecode <= 8; 7'b0100001:tonecode <= 1; 7'b0100010:tonecode <= 1; 7'b0100011:tonecode <= 8; 7'b0100100:tonecode <= 2; 7'b0100101:tonecode <= 2; 7'b0100110:tonecode <= 8; 7'b0100111:tonecode <= 8; 7'b0101000:tonecode <= 3; 7'b0101001:tonecode <= 3; 7'b0101010:tonecode <= 3; 7'b0101011:tonecode <= 3; 7'b0101100:tonecode <= 8; 7'b0101101:tonecode <= 8; 7'b0101110:tonecode <= 4; 7'b0101111:tonecode <= 4; 7'b0110000:tonecode <= 8; 7'b0110001:tonecode <= 4; 7'b0110010:tonecode <= 4;7'b0110100:tonecode <= 8; 7'b0110101:tonecode <= 4; 7'b0110110:tonecode <= 4; 7'b0110111:tonecode <= 4; 7'b0111000:tonecode <= 8; 7'b0111001:tonecode <= 4; 7'b0111010:tonecode <= 8; 7'b0111011:tonecode <= 8; 7'b0111100:tonecode <= 4; 7'b0111101:tonecode <= 4; 7'b0111110:tonecode <= 8; 7'b0111111:tonecode <= 3; 7'b1000000:tonecode <= 3; 7'b1000001:tonecode <= 8; 7'b1000010:tonecode <= 8; 7'b1000011:tonecode <= 3; 7'b1000100:tonecode <= 3; 7'b1000101:tonecode <= 3; 7'b1000110:tonecode <= 8; 7'b1000111:tonecode <= 3; 7'b1001000:tonecode <= 8; 7'b1001001:tonecode <= 3; 7'b1001010:tonecode <= 8; 7'b1001011:tonecode <= 5; 7'b1001100:tonecode <= 5; 7'b1001101:tonecode <= 8; 7'b1001110:tonecode <= 5; 7'b1001111:tonecode <= 5; 7'b1010000:tonecode <= 8; 7'b1000001:tonecode <= 8;7'b1000010:tonecode <= 4;7'b1000011:tonecode <= 4;7'b1000100:tonecode <= 8;7'b1000101:tonecode <= 2;7'b1000110:tonecode <= 2;7'b1000111:tonecode <= 8;7'b1001000:tonecode <= 8;7'b1001001:tonecode <= 1;7'b1001010:tonecode <= 1;7'b1001011:tonecode <= 1;7'b1001100:tonecode <= 1;7'b1001101:tonecode <= 8;7'b1001110:tonecode <= 8;7'b1001111:tonecode <= 5;7'b1010000:tonecode <= 5;7'b1010001:tonecode <= 8;7'b1010010:tonecode <= 3;7'b1010011:tonecode <= 3;7'b1010100:tonecode <= 8;7'b1010101:tonecode <= 8;7'b1010110:tonecode <= 2;7'b1010111:tonecode <= 2;7'b1011000:tonecode <= 8;7'b1011001:tonecode <= 1;7'b1011010:tonecode <= 1;7'b1011011:tonecode <= 8;7'b1011100:tonecode <= 8;endcaseendendmodule4）数码管显示模块seg：module seg(q,ctr,h_h,h_l,m_h,m_l,clk,rst);output[6:0]q;output[3:0] ctr;input[3:0] h_h,h_l,m_h,m_l;input clk,rst;reg[6:0] q;reg[25:0] count;reg[3:0] temp;reg[3:0] scan;always @ (posedge clk)beginif (rst)begincount = 0;endelsebegincount = count +1;endendalways @ (posedge clk ) //Seg Scanbeginif(rst)beginscan<=4'b0000;endelsecase(count[11:10]) // 执行设计时将扫描频率改回 2'b00: scan<=4'b0111;2'b01: scan<=4'b1011;2'b10: scan<=4'b1101;2'b11: scan<=4'b1110;endcaseendassign ctr = scan;always @ (posedge clk) //Seg Scanbeginif(rst)begintemp<=4'b0000;endelsecase(count[11:10]) // 执行设计时将扫描频率改回 2'b00: temp<=h_h;2'b01: temp<=h_l;2'b10: temp<=m_h;2'b11: temp<=m_l;endcaseendalways @(posedge clk) //数码管译码beginif(rst)beginq<=7'b0000000;endelsecase(temp)4'd0:q<=7'b0000001; //04'd1:q<=7'b1001111; //14'd2:q<=7'b0010010; //24'd3:q<=7'b0000110; //34'd4:q<=7'b1001100; //44'd5:q<=7'b0100100; //54'd6:q<=7'b0100000; //64'd7:q<=7'b0001111; //74'd8:q<=7'b0000000; //84'd9:q<=7'b0000100; //9default:q<=7'b0000001;endcaseendendmodule5）秒计时流水灯模块sec_ledmodule sec_led(input sys_clk,input rst,output [7:0] led);reg[24:0] cnt;reg[7:0] led_reg;always@(posedge sys_clk)beginif(rst)cnt <= 0;else cnt <= cnt+1;endalways@(posedge sys_clk)beginif(rst)led_reg <= 8'b0000_0001;else if (cnt == 25'd4*******)beginled_reg <= led_reg << 1;if(led_reg==8'b1000_0000)led_reg<=8'b0000_0001;endassign led=led_reg;Endmodule6键盘修改模块:module keyboard(input sys_clk,// input rst_n,input ps2_clk,input ps2_data,output reg[3:0] key_val);wire [15:0]xkey;reg ps2cf,ps2df;reg clk25=0;reg [7:0]ps2c_filter,ps2d_filter;reg [10:0]shift1,shift2;assign xkey={shift2[8:1],shift1[8:1]};assign rst_n=1;always@(posedge sys_clk)clk25=~clk25;always@(posedge clk25 or negedge rst_n) beginif(!rst_n)beginps2c_filter<=0;ps2d_filter<=0;ps2cf<=1;ps2df<=1;endelsebeginps2c_filter[7]<=ps2_clk;ps2c_filter[6:0]<=ps2c_filter[7:1];ps2d_filter[7]<=ps2_data;ps2d_filter[6:0]<=ps2c_filter[7:1];if(ps2c_filter==8'b1111_1111)ps2cf<=1;elseif(ps2c_filter==8'b0000_0000)ps2cf<=0;if(ps2d_filter==8'b1111_1111)ps2df<=1;elseif(ps2d_filter==8'b0000_0000)ps2df<=0;endendalways@(negedge ps2cf or negedge rst_n)beginif(!rst_n)beginshift1<=0;shift2<=1;endelsebeginshift1<={ps2df,shift1[10:1]};shift2<={shift1[0],shift2[10:1]};endendparameterone = 16'b0001_0110_0001_0110,//{16,16},two = 16'b0001_1110_0001_1110,//{1e,1e},three = 16'b0010_0110_0010_0110,//{26,26},four = 16'b0010_0101_0010_0101,//{25,25},onen = 16'b1111_0000_0001_0110,//{F0,16},twon = 16'b1111_0000_0001_1110,//{F0,1E},threen = 16'b1111_0000_0010_0110,//{F0,26},fourn = 16'b1111_0000_0010_0101;//{F0,25};always@(xkey)case(xkey)one:key_val<=4'b1000;two:key_val<=4'b0100;three:key_val<=4'b0010;four:key_val<=4'b0001;onen:key_val<=4'b0000;twon:key_val<=4'b0000;threen:key_val<=4'b0000;fourn:key_val<=4'b0000;default:key_val<=4'b0000;endcaseendmodulemodule keyboard(input sys_clk,// input rst_n,input ps2_clk,input ps2_data,output reg[3:0] key_val);wire [15:0]xkey;reg ps2cf,ps2df;reg clk25=0;reg [7:0]ps2c_filter,ps2d_filter;reg [10:0]shift1,shift2;assign xkey={shift2[8:1],shift1[8:1]};assign rst_n=1;always@(posedge sys_clk)clk25=~clk25;always@(posedge clk25 or negedge rst_n)beginif(!rst_n)beginps2c_filter<=0;ps2d_filter<=0;ps2cf<=1;ps2df<=1;endelsebeginps2c_filter[7]<=ps2_clk;ps2c_filter[6:0]<=ps2c_filter[7:1];ps2d_filter[7]<=ps2_data;ps2d_filter[6:0]<=ps2c_filter[7:1];if(ps2c_filter==8'b1111_1111)ps2cf<=1;elseif(ps2c_filter==8'b0000_0000)ps2cf<=0;if(ps2d_filter==8'b1111_1111)ps2df<=1;elseif(ps2d_filter==8'b0000_0000)ps2df<=0;endendalways@(negedge ps2cf or negedge rst_n)beginif(!rst_n)beginshift1<=0;shift2<=1;endelsebeginshift1<={ps2df,shift1[10:1]};shift2<={shift1[0],shift2[10:1]};endendparameterone = 16'b0001_0110_0001_0110,//{16,16},two = 16'b0001_1110_0001_1110,//{1e,1e},three = 16'b0010_0110_0010_0110,//{26,26},four = 16'b0010_0101_0010_0101,//{25,25},onen = 16'b1111_0000_0001_0110,//{F0,16},twon = 16'b1111_0000_0001_1110,//{F0,1E},threen = 16'b1111_0000_0010_0110,//{F0,26},fourn = 16'b1111_0000_0010_0101;//{F0,25};always@(xkey)case(xkey)one:key_val<=4'b1000;two:key_val<=4'b0100;three:key_val<=4'b0010;four:key_val<=4'b0001;onen:key_val<=4'b0000;twon:key_val<=4'b0000;threen:key_val<=4'b0000;fourn:key_val<=4'b0000;default:key_val<=4'b0000;endcaseendmodule4、仿真波形图和波形解释：（1）、仿真波形图：（2）、波形解释：将系统的50Mhz的时钟频率进行分频为1hz的频率。
基于FPGA的Verilog-HDL数字钟设计--
基于FPGA的Verilog HDL数字钟设计专业班级姓名学号一、实验目的1.掌握可编程逻辑器件的应用开发技术——设计输入、编译、仿真和器件编程；2.熟悉一种EDA软件使用；3.掌握Verilog设计方法；4.掌握分模块分层次的设计方法；5.用Verilog完成一个多功能数字钟设计;6.学会FPGA的仿真。
二、实验要求功能要求：利用实验板设计实现一个能显示时分秒的多功能电子钟，基本功能：1)准确计时，以数字形式显示时、分、秒，可通过按键选择当前显示时间范围模式；2)计时时间范围00:00:00－23:59:593)可实现校正时间功能；4)可通过实现时钟复位功能：00:00:00扩展功能：5)定时报：时间自定(不要求改变)，闹1分钟(1kHz)---利用板上LED或外接电路实现。
6)仿广播电台正点报时：XX:59:[51,53,55,57(500Hz);59(1kHz)] ---用板上LED或外接7)报整点时数：XX:00:[00.5-XX.5](1kHz)，自动、手动---用板上LED或外接8)手动输入校时；9)手动输入定时闹钟；10)万年历；11)其他扩展功能；设计步骤与要求：1)计算并说明采用Basys2实验板时钟50MHz实现系统功能的基本原理。
2)在Xilinx ISE13.1 软件中，利用层次化方法，设计实现模一百计数及显示的电路系统，设计模块间的连接调用关系，编写并输入所设计的源程序文件。
3)对源程序进行编译及仿真分析（注意合理设置，以便能够在验证逻辑的基础上尽快得出仿真结果）。
4)输入管脚约束文件，对设计项目进行编译与逻辑综合，生成下载所需.bit文件。
5)在Basys2实验板上下载所生成的.bit文件，观察验证所设计的电路功能。
三、实验设计功能说明：实现时钟，时间校时，闹铃定时，秒表计时等功能1.时钟功能：完成分钟/小时的正确计数并显示；秒的显示用LED灯的闪烁做指示；时钟利用4位数码管显示时分；2.闹钟定时：实现定时提醒及定时报时，利用LED灯代替扬声器发出报时声音；3.时钟校时：当认为时钟不准确时，可以分别对分钟和小时位的值进行调整；4.秒表功能：利用4个数码管完成秒表显示：可以实现清零、暂停并记录时间等功能。
基于FPGA的数字钟设计
基于FPGA的数字钟系统姓名：蒋佳霖学号：1023000657学院：物理与电子学院摘要：本文利用FPGA的Verilog语言设计数字钟系统。
并采用Quartuse 进行综合，仿真，实验。
经过测试，本文所设计的系统基本可以实现数字的计时和显示，调整时间的功能。
关键字:FPGA，Verilog语言，数字钟系统1、设计所实现的功能本文所设计的数字钟系统能进行时，分，秒的显示，和对时间的校正。
能够利用按键进行“调时”，“调分”，“清秒”的功能，随时对数码管进行调整和校正。
数字钟系统是由系统时钟，数码管，FPGA，三个功能键组成。
2、设计所采用的思想本文所设计的数字钟系统采用Veriloig自顶而下的设计方法。
在编程中，通过键位的数值的判断来调用例化语句实现控制模块对计时模块和分频模块的控制。
3、各模块的代码及测试情况分频模块的代码：module szz_fenpin(clk,clk_1HZ);input clk;outpit clk_1HZ;reg[31:0] count;always @(posedge clk)beginif ( count < M/2-1)begincount <= count + 1;endelsebegincount <= 0;clk_1HZ <= ~clk_1HZ;endendendmodule注：本文所使用的分频模块只能进行偶数分频。
M为分频的倍数。
计时模块：module szz_js(clk_1HZ,num1,num2,num3,num4,num5,num6);input clk_1HZ;output reg[3:0] num1,num2,num3,num4,num5,num6;always@(posedge clk_1HZ)beginif((num6==4'b10)&&(num5==4'b100)) beginnum5=4'b0;num6=4'b0;endelse if(num5==4'b1001)beginnum6=num6+4'b1;num5=4'b0;endelse if(num4==4'b0110)beginnum5=num5+4'b1;num4=4'b0;endelse if(num3==4'b1001)beginnum3=4'b0;num4=num4+4'b1;endelse if(num2==4'b0110)beginnum2=4'b0;num3=num3+4'b1;endelse if(num1==4'b1001)beginnum1=4'b0;num2=num2+4'b1;endelsebeginnum1=num1+4'b1;endendendmodule注:本文所使用的计时模块的代码采用状态机，非阻塞语句赋值，所以在判以后不会立即清零，所以判断采用是当其为5的时候才进行下一次状态，并在下一次状态进行清零。
verilog数字钟设计(FPGA)
一、课程设计目标1. 熟悉并掌握verilog 硬件描述语言2. 熟悉quartus 软件开发环境3. 学会设计大中规模的数字电路.并领会其中的设计思想 二、课程设计实现的功能（1）设计一个数码管实时显示时、分、秒的数字时钟（24小时显示模式）； （2）可以调节小时.分钟。
（3）能够进行24小时和12小时的显示切换。
（4）可以设置任意时刻闹钟.并且有开关闹钟功能。
（5）有整点报时功能.几点钟LED 灯闪亮几下。
（6）有复位按键.复位后时间从零开始计时.但闹钟设置时间不变。
三、设计原理：1、总原理框图：是是计数模块译码显示模块分频模块 设置闹钟小时分钟校正 小时校正 模式选择模块设置闹钟分钟 复位 是否到闹钟时间切换12进制显示输出闹钟信号到达整点输出整点报时信号附全部代码：总模块：moduleclock(clk,reset,MODE,Alarm_ctr,BT2,H12_24,DSH,DSL,DMH,DML,DHH,DHL,dian,bao_sig nal,nao_signal);input clk;//50MHzinput reset,MODE,Alarm_ctr,BT2,H12_24;//复位键.模式选择按钮.闹钟开关档.调节按钮 .12—24小时切换档 output [7:0]DMH,DML,DHH,DHL; //4个数码管显示输入信号output dian,bao_signal,nao_signal; //时分间隔点.报时信号,闹钟信号output [3:0]DSH,DSL; //秒钟输出信号wire [3:0] SH,SL,MH,ML,HH,HL;wire [3:0] LED_mode;wire [3:0] HH12,HL12,HH24,HL24,MH24,ML24,SH24,SL24;wire [3:0] set_HH,set_HL,set_MH,set_ML;wire _1HZ,_10ms,_250ms,_500ms;wire Keydone1;wire Keydone2;wire co1,co11,co111,co2,co22,co222,set_co2;wire [3:0]mode_flag;assign dian=1'b0;devide_f u1(_1HZ,_10ms,_250ms,_500ms,reset,clk); //分频.得到4种不同频率的时钟信号key_press u2(_10ms,MODE,Keydone1); //模式档按钮去抖动key_press u20(_10ms,BT2,Keydone2); //调节按钮去除抖动mode u3(Keydone1,mode_flag); //通过模式按钮产生不同模式second u4(_1HZ,reset,mode_flag,Keydone2,SH24,SL24,co1); //秒计时minute u5(co11,reset,MH24,ML24,co2); //分计时hour u6(co22,reset,HH24,HL24); //小时计时SEG7_LUT u7(DML,ML); //4个数码管显示SEG7_LUT u8(DMH,MH);SEG7_LUT u9(DHL,HL);SEG7_LUT u10(DHH,HH);display_LED u11(DSL,SL); //LED灯显示秒或模式灯display_LED u12(DSH,SH);mode_chooseu13(mode_flag,Keydone2,_250ms,co1,co2,set_co2,co11,co22,co111,co222); //选择模式进行不同操作hour12_24 u14(HH24,HL24,HH12,HL12); //12--24小时切换boshi u15(HH,HL,MH,ML,SH,SL,_1HZ,bao_signal); //整点报时set_naozhong u16(co111,co222,set_HH,set_HL,set_MH,set_ML,set_co2); //设置闹钟时间Naozhongu17(Alarm_ctr,_500ms,set_HH,set_HL,set_MH,set_ML,HH24,HL24,MH24,ML24,nao_signa l); //任意闹钟响应LUT_modeu18(mode_flag,H12_24,HH12,HL12,HH24,HL24,MH24,ML24,set_HH,set_HL,set_MH,set_ML ,MH,ML,HH,HL);//通过模式选择数码管显示LED_mode u19(mode_flag,SH24,SL24,SH,SL); 模式选择LED灯显示Endmodule分频模块：分频模块的作用主要是要获得各种频率的时钟信号。
Verilog数字钟设计
hclk<=0;
end
end
////////小时计时模块///
assign h_clk=hclk||counta;//////h_clk 产生进位或校正改变
assign cta=(num4&clk)|(!num4&h_clk); //cta 用于计时、校时中的小时计数
always @(posedge cta)
Hale Waihona Puke always @(posedge ctb)
if(ahour==8'h23) ahour<=0;
else
if(ahour[3:0]==9)
begin ahour[3:0]<=0; ahour[7:4]<=ahour[7:4]+1; end
else ahour[3:0]<=ahour[3:0]+1;
endmodule
else
begin counta<=change; {LD_min,LD_hour}<=1; end/////指示当前调整的是小时
always @(posedge clk_2) if ( cnt5 < 10/2-1) /////////////////////////////////////////10 分频，生成 1kHz 标准信号 begin cnt5<= cnt5 + 1; end
else begin cnt5<= 0; clk_1k<= ~clk_1k; end
代码如下：
//fenpin module fenpin(clk,clk_1Hz,clk_100Hz,clk_1k); output clk_1Hz,clk_100Hz,clk_1k; input clk; reg clk_1Hz=0,clk_3=0,clk_1=0,clk_2=0,clk_1k=0; reg [6:0] cnt1=0,cnt2=0,cnt3=0,cnt4=0,cnt5=0; wire clk_100Hz; always @(posedge clk) begin if ( cnt1 < 156/2-1) /////////////////////////////////////////////156 分频,生成 1MHz 信号 begin cnt1 <= cnt1 + 1; end else begin cnt1 <= 0; clk_1 <= ~clk_1; end end
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基于FPGA的Verilog-HDL数字钟设计--————————————————————————————————作者：————————————————————————————————日期：基于FPGA的Verilog HDL数字钟设计专业班级姓名学号一、实验目的1.掌握可编程逻辑器件的应用开发技术——设计输入、编译、仿真和器件编程；2.熟悉一种EDA软件使用；3.掌握Verilog设计方法；4.掌握分模块分层次的设计方法；5.用Verilog完成一个多功能数字钟设计;6.学会FPGA的仿真。
二、实验要求功能要求：利用实验板设计实现一个能显示时分秒的多功能电子钟，基本功能：1)准确计时，以数字形式显示时、分、秒，可通过按键选择当前显示时间范围模式；2)计时时间范围00:00:00－23:59:593)可实现校正时间功能；4)可通过实现时钟复位功能：00:00:00扩展功能：5)定时报：时间自定(不要求改变)，闹1分钟(1kHz)---利用板上LED或外接电路实现。
6)仿广播电台正点报时：XX:59:[51,53,55,57(500Hz);59(1kHz)] ---用板上LED或外接7)报整点时数：XX:00:[00.5-XX.5](1kHz)，自动、手动---用板上LED或外接8)手动输入校时；9)手动输入定时闹钟；10)万年历；11)其他扩展功能；设计步骤与要求：1)计算并说明采用Basys2实验板时钟50MHz实现系统功能的基本原理。
2)在Xilinx ISE13.1 软件中，利用层次化方法，设计实现模一百计数及显示的电路系统，设计模块间的连接调用关系，编写并输入所设计的源程序文件。
3)对源程序进行编译及仿真分析（注意合理设置，以便能够在验证逻辑的基础上尽快得出仿真结果）。
4)输入管脚约束文件，对设计项目进行编译与逻辑综合，生成下载所需.bit文件。
5)在Basys2实验板上下载所生成的.bit文件，观察验证所设计的电路功能。
三、实验设计功能说明：实现时钟，时间校时，闹铃定时，秒表计时等功能1.时钟功能：完成分钟/小时的正确计数并显示；秒的显示用LED灯的闪烁做指示；时钟利用4位数码管显示时分；2.闹钟定时：实现定时提醒及定时报时，利用LED灯代替扬声器发出报时声音；3.时钟校时：当认为时钟不准确时，可以分别对分钟和小时位的值进行调整；4.秒表功能：利用4个数码管完成秒表显示：可以实现清零、暂停并记录时间等功能。
秒表利用4位数码管计数；方案说明：本次设计由时钟模块和译码模块组成。
时钟模块中50MHz的系统时钟clk分频产生一个1Hz的使能控制信号enable，并以此产生1s的脉冲second_en以实现每秒计时，控制各个模式下的计数显示。
由模式控制信号选择当前数码管显示哪个状态：mode=00，时钟常规显示状态，mode=01，闹铃定时状态，mode=10，时钟校时状态，mode=11，秒表计时状态；时钟：利用count，smin0，smin1，shour0，shour1的计数来实现，具体情况见程序；校时：当turn=1时，调整分位smin1、smin0；当turn=0时，调整小时位shour1、shour0；闹铃：当turn=1时，调整分位amin1、amin0；当turn=0时，调整小时位ahour1、ahour0；秒表：当pause=0时，开始计时；当pause=1时，暂停。
四、实验代码时钟模块module clock(clk,clr,pause,turn,mode,sec,min1,min0,hour1,hour0,alert,LD_alert);input clk; //时钟信号(50MHz)input clr; //清零键input pause; //秒表暂停键input turn; //调整分还是小时位的控制input [1:0]mode; //决定时钟显示功能状态output sec; //接发光二极管output [3:0]min1; //用于输出接数码管4output [3:0]min0; //用于输出接数码管3output [3:0]hour1; //用于输出接数码管2output [3:0]hour0; //用于输出接数码管1output alert; //接发光二极管，代替蜂鸣器output LD_alert; //当闹铃设定后，发光二极管显示wire sec; //秒位显示wire LD_alert; //用于闹铃存在时的提醒显示//wire clk1; //时钟1s//wire clk2; //时钟100ms，用于秒表最小计时单位//wire clr1;reg [3:0]min1; //常规显示reg [3:0]min0; //常规显示reg [3:0]hour1; //常规显示reg [3:0]hour0; //常规显示reg [3:0]smin1; //校时reg [3:0]smin0; //校时reg [3:0]shour1; //校时reg [3:0]shour0; //校时reg [3:0]amin1; //闹铃reg [3:0]amin0; //闹铃reg [3:0]ahour1; //闹铃reg [3:0]ahour0; //闹铃reg [3:0]mmin1; //秒表reg [3:0]mmin0; //秒表reg [3:0]mhour1; //秒表reg [3:0]mhour0; //秒表reg alert; //当闹铃到时高电平输出reg [7:0]count;reg [24:0]counter;reg enable;reg en1,en2;wire second_en;always @ (posedge clk) //generate 1sbeginif (clr)begincounter = 0;enable = 0;endelsebegincounter = counter +1;if (counter == 25'd249) // 仿真时可将闸门信号设为0.00001s，加快仿真速度// if (counter == 25'd2*******) // 执行设计时将闸门信号改回为1s beginenable = ~enable;counter = 25'd0;endendendalways @ (posedge clk) //beginif (clr)beginen1 <= 1'b0;en2 <= 1'b0;endelsebeginen1 <= enable;en2 <= en1;endendassign second_en = (!en1) && (en2);always @(posedge clk)beginif(clr)beginamin1<=0;amin0<=0;ahour1<=0;ahour0<=0;smin1<=0;smin0<=0;shour1<=0;shour0<=0;mmin1<=0;mmin0<=0;mhour1<=0;mhour0<=0;count<=0;endelse if (second_en)begincount<=count+1;/////////////////////////////////////////////////////////////////////////////////////////// if(mode==2'b01) //闹铃调时状态if(turn==1) //当turn为高电平时调整分位if((amin1==5)&&(amin0==9))beginamin1<=0;amin0<=0;endelseif(amin0==9)beginamin1<=amin1+1;amin0<=0;endelseamin0<= amin0+1;else //当turn为低电平时调整小时位if((ahour1==2)&&(ahour0==3))beginahour1<=0;ahour0<=0;endelseif(ahour0==9)beginahour1<=ahour1+1;ahour0<=0;endelseahour0<=ahour0+1;//////////////////////////////////////////////////////////////////////////////////////// if(mode==2'b10) //时钟调时状态if(turn==1) //当turn为高电平时调整分位if((smin1==5)&&(smin0==9))beginsmin1<=0;smin0<=0;endelseif(smin0==9)beginsmin1<=smin1+1;smin0<=0;endelsesmin0<=smin0+1;else //当turn为低电平时调整小时位if((shour1==2)&&(shour0==3))beginshour1<=0;shour0<=0;endelseif(shour0==9)beginshour1<=shour1+1;shour0<=0;endelseshour0<=shour0+1;else //以下是常规显示beginif(count==59)begincount<=0;smin0<=smin0+1;if (smin0==9)beginsmin0<=0;smin1<=smin1+1;if (smin1==5)beginsmin1<=0;shour0<=shour0+1;if (shour0==3)beginshour0<=0;shour1<=shour1+1;if (shour1==2)shour1<=0;endendendendend////////////////////////////////////////////////////////////////////////////////if(mode==2'b11)begin //秒表计时状态if(pause==0) //当pause为低电平时开始计时beginmmin0<=mmin0+1;if(mmin0==9)beginmmin0<=0;mmin1<=mmin1+1;if(mmin1==9)beginmmin1<=0;mhour0<=mhour0+1;if (mhour0==9)beginmhour0<=0;mhour1<=mhour1+1;if (mhour1==9)mhour1<=0;endendendendendendendassign LD_alert=(amin1|amin0|ahour1|ahour0)?1:0; //当闹铃有定时后LD_alert发光以示闹铃已定assign sec=enable; //将秒针接到LED灯always@(posedge clk)beginif(clr)alert<=0;elseif((amin1==smin1)&&(amin0==smin0)&&(ahour1==shour1)&&(ahour0==shour0))alert<=1; //对闹铃做检查，时间到时发光else alert<=0;end//以下为选择显示模块always @ (posedge clk)beginif(clr)beginmin1<=0;min0<=0;hour1<=0;hour0<=0;endelsebegincase(mode)2'b01: begin //mode=01时，显示闹铃模块min1<=amin1;min0<=amin0;hour1<=ahour1;hour0<=ahour0;end2'b10: begin //mode=10时，显示校时模块min1<=smin1;min0<=smin0;hour1<=shour1;hour0<=shour0;end2'b11: begin //mode=11时，显示秒表模块min1<=mmin1;min0<=mmin0;hour1<=mhour1;hour0<=mhour0;end2'b00: begin //其他状态，显示普通时钟模块min1<=smin1;min0<=smin0;hour1<=shour1;hour0<=shour0;endendcaseendendendmodule译码模块module display(q,ctr,h1,h0,m1,m0,clk,reset);output[6:0]q;output[3:0] ctr;input[3:0] h1,h0,m1,m0;input clk,reset;reg[6:0] q;reg[25:0] count;reg[3:0] temp;reg[3:0] scan;//delay yanshi(clk,clk2);always @ (posedge clk)beginif (reset)begincount = 0;endelsebegincount = count +1;endendalways @ (posedge clk ) //Seg Scanbeginif(reset)beginscan<=4'b0000;endelsecase(count[1:0]) // 仿真时将扫描信号频率加快1000倍// case(count[11:10]) // 执行设计时将扫描频率改回2'b00: scan<=4'b0111;2'b01: scan<=4'b1011;2'b10: scan<=4'b1101;2'b11: scan<=4'b1110;endcaseendassign ctr = scan;always @ (posedge clk) //Seg Scanbeginif(reset)begintemp<=4'b0000;endelsecase(count[1:0]) // 仿真时将扫描信号频率加快1000倍// case(count[11:10]) // 执行设计时将扫描频率改回2'b00: temp<=h1;2'b01: temp<=h0;2'b10: temp<=m1;2'b11: temp<=m0;endcaseendalways @(posedge clk) //数码管译码beginif(reset)beginq<=7'b0000000;endelsecase(temp)4'd0:q<=7'b0000001; //04'd1:q<=7'b1001111; //14'd2:q<=7'b0010010; //24'd3:q<=7'b0000110; //34'd4:q<=7'b1001100; //44'd5:q<=7'b0100100; //54'd6:q<=7'b0100000; //64'd7:q<=7'b0001111; //74'd8:q<=7'b0000000; //84'd9:q<=7'b0000100; //9default:q<=7'b0000001;endcaseendendmoduleUCF文件NET "clk" LOC = "B8"; # 50M# Pin assignment for DispCtl# Connected to Basys2 onBoard 7q displayNET "q<6>" LOC = "L14"; # Bank = 1, Signal name = CANET "q<5>" LOC = "H12"; # Bank = 1, Signal name = CBNET "q<4>" LOC = "N14"; # Bank = 1, Signal name = CCNET "q<3>" LOC = "N11"; # Bank = 2, Signal name = CDNET "q<2>" LOC = "P12"; # Bank = 2, Signal name = CENET "q<1>" LOC = "L13"; # Bank = 1, Signal name = CFNET "q<0>" LOC = "M12"; # Bank = 1, Signal name = CG#NET "dp" LOC = "N13"; # Bank = 1, Signal name = DPNET "ctr<3>" LOC = "K14"; # Bank = 1, Signal name = AN3 NET "ctr<2>" LOC = "M13"; # Bank = 1, Signal name = AN2 NET "ctr<1>" LOC = "J12"; # Bank = 1, Signal name = AN1 NET "ctr<0>" LOC = "F12"; # Bank = 1, Signal name = AN0NET "reset" LOC = "N3"; # Bank = 2, Signal name = SW7 NET "mode<1>" LOC = "E2"; # Bank = 3, Signal name = SW6 NET "mode<0>" LOC = "F3"; # Bank = 3, Signal name = SW5 NET "turn" LOC = "G3"; # Bank = 3, Signal name = SW4 NET "pause" LOC = "B4"; # Bank = 3, Signal name = SW3NET "LD_alert" LOC = "P7" ; # Bank = 3, Signal name = LD2NET "alert" LOC = "M11" ; # Bank = 2, Signal name = LD1 NET "sec" LOC = "M5" ; # Bank = 2, Signal name = LD0testbenchmodule tb_test;// Inputsreg clk;reg reset;reg [1:0] mode;reg turn;reg pause;// Outputswire [6:0] q;wire [3:0] ctr;wire sec;wire alert;wire LD_alert;// Instantiate the Unit Under Test (UUT)clk uut (.clk(clk),.reset(reset),.mode(mode),.turn(turn),.pause(pause),.q(q),.ctr(ctr),.sec(sec),.alert(alert),.LD_alert(LD_alert) );parameter PERIOD = 10;always beginclk = 1'b0;#(PERIOD/2) clk= 1'b1;#(PERIOD/2);endinitial begin// Initialize Inputsreset = 1;mode = 2'b00;turn = 0;pause = 0;// Wait 100 ns for global reset to finish #500;reset = 0;mode = 2'b00;turn = 0;#600000;mode = 2'b01;turn = 0;#60000;mode = 2'b01;turn = 1;#60000;mode = 2'b10;turn = 0;#60000;mode = 2'b10;turn = 1;#60000;mode = 2'b11;#60000;pause = 1;#60000;reset = 1;// Add stimulus hereendendmodule五、仿真进入ISim仿真波形界面（1）仿真，运行1ms，将波形结果调整为适合的大小。