数字集成电路习题(第三章)
3篇3章习题解答浙大版集成电路课后答案
第三章 反馈放大电路及应用题3.3.1 怎样分析电路中是否存在反馈?如何判断正、负反馈；动态、 静态反馈(交、直流反馈)；电压、电流反馈；串、并联反馈?解：根据电路中输出回路和输入回路之间是否存在信号通路，可判断是否存在反馈。
利用瞬时极性法，可以判断正、负反馈：若反馈信号的引入使放大器的净输入量增大， 则为正反馈；反之为负反馈。
在静态条件下(v i =0)将电路画成直流通路，假设因外界条件(如环境温度)变化引起静态输出量变化，若净输入量也随之而变化，则表示放大器中存在静态反馈。
当v i 加入后，将电路画成交流通路，假定因电路参数等因素的变化而引起输出量变化，若净输入也随之而变化，则表示放大器中存在动态反馈。
利用反证法可判断电压、电流反馈。
假设负载短路后，使输出电压为零，若反馈量也随之为零，则是电压反馈；若反馈量依然存在(不为零)，则是电流反馈。
在大多数电路中(不讨论个别例外)，若输入信号和反馈信号分别加到放大电路的二个输入端上，则为串联反馈；若加到同一输入端上，则为并联反馈。
题3.3.2 电压反馈与电流反馈在什么条件下其效果相同，什么条件下效果不同?解：在负载不变的条件下，电压反馈与电流反馈效果相同；当负载发生变化时，则二者效果不同，如电压负反馈将使输出电压恒定，但此时电流将发生更大的变化。
题3.3.3 在图题3.3.3所示的各种放大电路中，试按动态反馈分析：(1)各电路分别属于哪种反馈类型?(正/负反馈；电压/电流反馈；串联/并联反馈)。
(2)各个反馈电路的效果是稳定电路中的哪个输出量?(说明是电流，还是电压) (4)若要求将图(f)改接为电压并联负反馈，试画出电路图(不增减元件)。
解：(1)，(2) : (a)电压并联负反馈，稳定υo 。
(b)电流串联负反馈，稳定i o 。
(c)电流并联负反馈，稳定i o 。
(d)电压串联负反馈，稳定υo 。
(e)电压并联负反馈，稳定υo 。
(f)电压串联负反馈，稳定υo 。
数字电子技术基础第三版第三章答案
第三章组合逻辑电路第一节重点与难点一、重点：1.组合电路的基本概念组合电路的信号特点、电路结构特点以及逻辑功能特点。
2。
组合电路的分析与设计组合电路分析是根据已知逻辑图说明电路实现的逻辑功能。
组合电路设计是根据给定设计要求及选用的器件进行设计，画出逻辑图。
如果选用小规模集成电路SSI，设计方法比较规范且容易理解,用SSI设计是读者应掌握的最基本设计方法.由于设计电路由门电路组成，所以使用门的数量较多，集成度低。
若用中规模集成电路MSI进行设计,没有固定的规则，方法较灵活。
无论是用SSI或MSI设计电路，关键是将实际的设计要求转换为一个逻辑问题,即将文字描述的要求变成一个逻辑函数表达式。
3.常用中规模集成电路的应用常用中规模集成电路有加法器、比较器、编码器、译码器、数据选择器和数据分配器等，重要的是理解外部引脚功能，能在电路设计时灵活应用。
4。
竞争冒险现象竞争冒险现象的产生原因、判断是否存在竞争冒险现象以及如何消除。
二、难点：1。
组合电路设计无论是用SSI还是用MSI设计电路，首先碰到的是如何将设计要求转换为逻辑问题,得到明确的真值表,这一步既是重点又是难点.总结解决这一难点的方法如下:（1）分析设计问题的因果关系，分别确定输入变量、输出变量的个数及其名称。
（2）定义逻辑变量0、1信号的含义.无论输入变量、输出变量均有两个状态0、1，这两个状态代表的含义由设计者自己定义。
（3）再根据设计问题的因果关系以及变量定义，列出真值表。
2。
常用组合电路模块的灵活应用同样的设计要求,用MSI设计完成后,所得的逻辑电路不仅与所选芯片有关，而且还与设计者对芯片的理解及灵活应用能力有关。
读者可在下面的例题和习题中体会。
3.硬件描述语言VHDL的应用VHDL的应用非常灵活,同一个电路问题可以有不同的描述方法，初学者可以先仔细阅读已有的程序实例,再自行设计。
三、考核题型与考核重点1。
概念与简答题型1为填空、判断和选择；题型2为叙述基本概念与特点。
数字集成电路分析与设计 第三章答案
CHAPTER 3P3.1. The general approach for the first two parameters is to figure out which variables shouldremain constant, so that when you have two currents, you can divide them, and every variable but the ones you want to calculate remain. In this case, since the long-channel transistor is in saturation for all values of V GS and V DS , only one equation needs to be considered:()()2112DS N OX GS T DS W I C V V V Lμλ=-+ For the last two parameters, now that you have enough values, you can just choose oneset of numbers to compute their final values.a. The threshold voltage, V T0, can be found by choosing two sets of numbers with the same V DS ’s but with different V GS ’s. In this case, the first two values in the table can be used.()()()()()()211122222201022001121121.2 1.210000.82800.8DS N OX GS T DS DS N OX GS T DS T DS T DS T T W I C V V V L W I C V V V LV I V I V V μλμλ=-+=-+-⎛⎫-===⎪--⎝⎭ 00.35V T V ∴=b. The channel modulation parameter, λ, can be found by choosing two sets of numberswith the same V GS ’s but with different V DS ’s. In this case, the second and third values in the table can be used.()()221 1.225010.8247DS DS I I λλ+==+ -10.04V λ∴=c. The electron mobility, µn , can now be calculated by looking at any of the first three sets of numbers, but first, let’s calculate C OX .631062-31m 10μm22?.210μm1m 10 0.0351 1.610/2.210OX OX t C F cm--=⨯⨯===⨯Now calculate the mobility by using the first set of numbers.()()()()()()()()()()()()22111021262101111 1.21 1.222210002cm 348V-s 1.610(4.75)1.20.3510.04 1.21DS N OX GS T DS N OX T DS N OX GS T DS W W I C V V V C V L LA I W C V V V L μλμλμμλ-=-+=-+===⨯-+-+d. The body effect coefficient gamma, γ, can be calculated by using the last set of numbers since it is the only one that has a V SB greater than 0V.()()()()244124414411221 1.20.468VDS N OX GS T DS DS GS T N OX DS GS T T GS W I C V V V LI V V W C V LV V V V μλμλ=-+-=+-==-==12000.6VT T T T V V V V γγγ=+-====P3.2. The key to this question is to identify the transistor’s region of operation so that gatecapacitance may be assigned appropriately, and the primary capacitor that will dischargedat a rate of V It C ∂∂= by the current source may be identified. Then, because the nodes arechanging, the next region of operation must be identified. This process continues until the transistor reaches steady state behavior. Region 1:Since 0V GS V = the transistor is in the cutoff region. The gate capacitance is allocated to GB C . Since no current will flow through the transistor, all current will come from the source capacitor and the drain node remains unchanged.68-151010V V 6.67100.6671510s nsSB V I I t C C -∆⨯====⨯=∆⨯ The source capacitor will discharge until 1.1V GS T V V == when the transistor enters thesaturation region. This would require that the source node would be at 3.3 1.1 2.2V S G GS V V V =-=-=.()15961510 3.3 2.2 1.6510s 1.65ns 1010C t V I ---⨯∆=∆=-=⨯=⨯ Region 2:The transistor turns on and is in saturation. The current is provided from the capacitor atthe drain node, while the source node remains fairly constant. The capacitance at the drain node is the same as the source node so the rate of change is given by:68-151010V V 6.67100.6671510s nsSB V I I t C C -∆⨯====⨯=∆⨯ Since the transistor is now in the saturation region, GS V can be computed based on thecurrent flowing through the device.()22 1.1 1.37V 3.3 1.37 1.93VGS T GST S G GS kW I V V LV V V V V =-==+==-=-=This is where the source node settles. This means that most of the current is discharged through the transistor until the drain voltage reaches a value that puts the transistor at the edge of saturation.3.3 1.1 2.2VDS GS TD G T V V V V V V =-=-=-=If we assume that all the current comes from the transistor, and the source node remains fixed, the drain node will then discharge at a rate equal to that of the source node in the first region. Region 3:The transistor is now in the linear region the gate capacitance is distributed equally to both GS C and GD C . and both capacitors will discharge at approximately the same rate.-151510V0.28621510510nsV I A t C μ-∆===∆⨯⨯+⨯The graph is shown below.00.511.522.533.5024681012Time (ns)V o l t a g e (V )P3.3. The gate and drain are connected together so that DS GS V V = which will cause thetransistor to remain in saturation. This is a dc measurement so capacitances are not required. Connect the bulk to ground and run SPICE. P3.4. Run SPICE. P3.5. Run SPICE. P3.6. Run SPICE. P3.7. Run SPICE.P3.8. First, let’s look at the various parameters and identify how they affect V T .∙ L – Shorter lengths result in a lower threshold voltage due to DIBL. ∙ W – Narrow width can increase the threshold voltage.∙ V SB – Larger source-bulk voltages (in magnitude) result in a higher threshold voltage. ∙ V DS –Larger drain-source voltages (in magnitude) result in a lower threshold voltage due to DIBL. The transistor with the lowest threshold voltage has the shortest channel, larger width, smallest source-bulk voltage and largest drain-source voltage. This would be the first transistor listed.The transistor with the highest threshold voltage has the longest channel, smallest width,largest source-bulk voltage and smallest drain-source voltage. This would be the last transistor listed. P3.9. Run SPICE.P3.10. Run SPICE. The mobility degradation at high temperatures reduces I on and the increasemobile carriers at high temperatures increase I off . P3.11. The issues that prompted the switch from Al to Cu are resistance and electromigration.Copper wires have lower resistances and are less susceptible to electromigration problems. Copper on the other hand, reacts with the oxygen in SiO 2 and requires cladding around the wires to prevent this reaction.For low-k dielectrics, the target value future technologies is 2.High-k dielectrics are being developed as the gate-insulator material of MOSFET’s. This is because the current insulator material, SiO 2, can not be scaled any longer due to tunneling effects.P3.12. Self-aligned poly gates are fabricated by depositing oxide and poly before the source anddrain regions are implanted. Self-aligned silicides (salicides) are deposited on top of the source and drain regions using the spacers on the sides of the poly gate. P3.13. To compute the length, simply use the wire resistance equation and solve for L .LR TWRTWL ρρ==First convert the units of ρ to terms of μm. Aluminum:2.7μΩρ=cm 6Ω10μΩ⨯610μm100cm ⨯()()()0.027Ωμm1000.812963μm 2.96mm0.027RTWL ρ=====Copper:1.7μΩρ=cm 6Ω10μΩ⨯610μm100cm ⨯()()()0.017Ωμm1000.814706μm 4.71mm0.017RTWL ρ=====P3.14. Generally, the capacitance equation in terms of permittivity constants and spacing is:k C WL tε=a. 4k = ()()()()230048.8510 3.541100SiO k k C WL TL t S S Sεε-====b. 2k = ()()()()30028.8510 1.771100k k C WL TL t S SSεε-====The plots are shown below.Capacitance vs. Spacing01234567800.511.522.533.544.555.5Spacing (um)C a p a c i t a n c e (f F)。
数字电路与数字逻辑-第三章-1
29
定义时，只用一个输入端，当有2个或2个以上输 入端并联时，输入电流如何？
1 2
IIS
&
IIS
2IIH
IIH &
UIH
30
作业题 3.1 (a) 3.2 3.3
31
(1)电压传输特性
uO/V a b 3.0
c 2.0
1.0
de
V
0 0.5 1.0UT1.5 uI/V
Vcc
&
+
_uI
uO V
（a）电压传输特性
（b）测试电路
图3.2.3 TTL与非门电压传输特性
22
①ab段（截止区）： uI<0.6V, T1深饱和 uB2<0.7V, uO=3.4V
结论： UI=0.2V时，T1深饱和 ②bc段（线性区）：0.6 V<uI<1.3V,
最大拉电流的确定：
(iD=0)
14
15
(a)灌电流负载等效图
16
图3.1.5负载等效电路
17
第二节 TTL门电路
一、 典型TTL与非门 1.电路结构:
输入级、 中间级、 输出级
18
图3.2.1典型 TTL与非门
(a)电路
A
&
F
B
（b）逻辑符号
19
图3.2.2 T1结构及输入级逻辑等效电路
0.4V
UNL 0 0
uO
uI
uO uI
1
1
0.8V
G1
G2
图3.2.4输入端噪声容限示意图
27
数字电路第三章习题答案
解: 根据题意，该控制电路有三个输入A，B，C; 三个输出G， Y，R。G代表绿灯，Y代表黄灯，R代表红灯。状态赋值如下：1 表示水在电极之上，0表示水在电极之下; 0表示灯亮，1表示灯灭。 按照题意列出的真值表如下。由真值表画出的卡诺图：
数字电路第三章习题答案
3-11
GABAB YABCABC RC
F10 C DAB
F30 CD AB
F20 C DAB
F40 CDAB
解：5号译码器因 E5 0 ，始终处于译码器状态。而1号，2号，3号，4号译码器要受
5号译码器输出控制。（1）当 CD=00时， 只1号译码器译码，其他译码器不译码。当
CD=01时， 只2号译码器译码。（3）当 CD=10时， 只3号译码器译码。当 CD=11时，
Y 1AB A C (B C ) m (1,2,3,7) Y2ABAB m (2,3,4,5)
Y3(AB)(AC) m (0,1,5,7)
Y4ABC ABC m(0,7)
解：先进行化简变换为最小相之和形式：
Y 1 A A B B A C C A A B B C A B C A B C C A BC
数字电路第三章习题答案
3-13 F ( A 3 B 3 ) • ( A 2 B 2 ) A 1 (B 1 ) A 0 ( B 0 )
A和B相等的条件是：最高位相等并且低三位也相等。 所以有：
(A3B3)1 (A 2 B 2 )A 1 ( B 1 )A 0 ( B 0 ) 1 可以把 (A3B3)作为74138待分配的数据，加载到G1控 制端；A2A1A0，B2B1B0分别作为138和151的通道选
数字电路第三章习题答案
3-5 列出题示逻辑图的真值表。图中T331为输出低电平有效的8421码译码器。
数字电路第三章习题与答案
第三章集成逻辑门电路一、选择题1. 三态门输出高阻状态时，（）是正确的说法。
A.用电压表测量指针不动B.相当于悬空C.电压不高不低D.测量电阻指针不动2. 以下电路中可以实现“线与”功能的有（）。
A.与非门B.三态输出门C.集电极开路门D.漏极开路门3．以下电路中常用于总线应用的有（）。
A.TSL门B.OC门C. 漏极开路门D.CMOS与非门4．逻辑表达式Y=AB可以用（）实现。
A.正或门B.正非门C.正与门D.负或门5．TTL电路在正逻辑系统中，以下各种输入中（）相当于输入逻辑“1”。
A.悬空B.通过电阻2.7kΩ接电源C.通过电阻2.7kΩ接地D.通过电阻510Ω接地6．对于TTL与非门闲置输入端的处理，可以（）。
A.接电源B.通过电阻3kΩ接电源C.接地D.与有用输入端并联7．要使TTL与非门工作在转折区，可使输入端对地外接电阻RI（）。
A.＞RONB.＜ROFFC.ROFF＜RI＜ROND.＞ROFF8．三极管作为开关使用时，要提高开关速度，可( )。
A.降低饱和深度B.增加饱和深度C.采用有源泄放回路D.采用抗饱和三极管9．CMOS数字集成电路与TTL数字集成电路相比突出的优点是（）。
A.微功耗B.高速度C.高抗干扰能力D.电源范围宽10．与CT4000系列相对应的国际通用标准型号为（）。
A.CT74S肖特基系列B. CT74LS低功耗肖特基系列C.CT74L低功耗系列D. CT74H高速系列11．电路如图（a），（b）所示，设开关闭合为1、断开为0；灯亮为1、灯灭为0。
F 对开关A、B、C的逻辑函数表达式（）。
F1F 2(a)(b)Ａ．C AB F =1 )(2B A C F += Ｂ．C AB F =1 )(2B A C F +=Ｃ． C B A F =2 )(2B A C F += 12．某TTL 反相器的主要参数为IIH ＝20μA ；IIL ＝1.4ｍA ；IOH ＝400μA ；水IOL ＝14ｍA ，带同样的门数（ ）。
数字电路第三章习题与答案
第三章集成逻辑门电路一、选择题1、三态门输出高阻状态时,( )就是正确的说法。
A、用电压表测量指针不动B、相当于悬空C、电压不高不低D、测量电阻指针不动2、以下电路中可以实现“线与”功能的有( )。
A、与非门B、三态输出门C、集电极开路门D、漏极开路门3.以下电路中常用于总线应用的有( )。
A、TSL门B、OC门C、漏极开路门D、CMOS与非门4.逻辑表达式Y=AB可以用( )实现。
A、正或门B、正非门C、正与门D、负或门5.TTL电路在正逻辑系统中,以下各种输入中( )相当于输入逻辑“1”。
A、悬空B、通过电阻2、7kΩ接电源C、通过电阻2、7kΩ接地D、通过电阻510Ω接地6.对于TTL与非门闲置输入端的处理,可以( )。
A、接电源B、通过电阻3kΩ接电源C、接地D、与有用输入端并联7.要使TTL与非门工作在转折区,可使输入端对地外接电阻RI( )。
A、＞RONB、＜ROFFC、ROFF＜RI＜ROND、＞ROFF8.三极管作为开关使用时,要提高开关速度,可( )。
A、降低饱与深度B、增加饱与深度C、采用有源泄放回路D、采用抗饱与三极管9.CMOS数字集成电路与TTL数字集成电路相比突出的优点就是( )。
A、微功耗B、高速度C、高抗干扰能力D、电源范围宽10.与CT4000系列相对应的国际通用标准型号为( )。
A、CT74S肖特基系列B、 CT74LS低功耗肖特基系列C、CT74L低功耗系列D、 CT74H高速系列11.电路如图(a),(b)所示,设开关闭合为1、断开为0;灯亮为1、灯灭为0。
F 对开关A、B、C的逻辑函数表达式( )。
F1F 2(a)(b)Ａ.C AB F =1 )(2B A C F +=Ｂ.C AB F =1 )(2B A C F +=Ｃ. C B A F =2 )(2B A C F +=12.某TTL 反相器的主要参数为IIH ＝20μA;IIL ＝1、4ｍA;IOH ＝400μA;水IOL ＝14ｍA,带同样的门数( )。
数字电子技术基础-第3章课后习题答案
第3章集成逻辑门电路3-1 如图3-1a）～d）所示4个TTL门电路，A、B端输入的波形如图e）所示，试分别画出F1、F2、F3和F4的波形图。
A1A234a)b)c)d)F1F2F3F4BAe）图3-1 题3-1图解：从图3-1a）～d）可知，11F=，2F A B=+，3F A B=⊕，4F A B= ，输出波形图如图3-2所示。
F1F2F3F4AB图3-2题3-1输出波形图3-2 电路如图3-3a ）所示，输入A 、B 的电压波形如图3-3b ）所示，试画出各个门电路输出端的电压波形。
1A 23b)a)AB图3-3 题3-2图解：从图3-3a ）可知，1F AB =，2F A B =+，3F A B =⊕，输出波形如图3-4所示。
F 1F 2F 3AB图3-4 题3-2输出波形3-3在图3-5a ）所示的正逻辑与门和图b ）所示的正逻辑或门电路中，若改用负逻辑，试列出它们的逻辑真值表，并说明F 和A 、B 之间是什么逻辑关系。
b)a)图3-5 题3-3图解：（1）图3-5a ）负逻辑真值表如表3-1所示。
表3-1 与门负逻辑真值表F 与A 、B 之间相当于正逻辑的“或”操作。
（2）图3-5b ）负逻辑真值表如表3-2所示。
表3-2 或门负逻辑真值表F 与A 、B 之间相当于正逻辑的“与”操作。
3-4试说明能否将与非门、或非门和异或门当做反相器使用？如果可以，各输入端应如何连接？解：与非门、或非门和异或门经过处理以后均可以实现反相器功能。
1）与非门：将多余输入端接至高电平或与另一端并联； 2）或非门：将多余输入端接至低电平或与另一端并联；3） 异或门：将另一个输入端接高电平。
3-5为了实现图3-6所示的各TTL 门电路输出端所示的逻辑关系，请合理地将多余的输入端进行处理。
b)a)AB=A B=+A BC DABC D图3-6 题3-5图解：a ）多余输入端可以悬空，但建议接高电平或与另两个输入端的一端相连；b ）多余输入端接低电平或与另两个输入端的一端相连；c) 未用与门的两个输入端至少一端接低电平，另一端可以悬空、接高电平或接低电平；d ）未用或门的两个输入端悬空或都接高电平。
数字集成电路--电路、系统与设计(第二版)复习资料
第一章 数字集成电路介绍第一个晶体管，Bell 实验室，1947第一个集成电路，Jack Kilby ，德州仪器，1958 摩尔定律：1965年，Gordon Moore 预言单个芯片上晶体管的数目每18到24个月翻一番。
(随时间呈指数增长)抽象层次：器件、电路、门、功能模块和系统 抽象即在每一个设计层次上，一个复杂模块的内部细节可以被抽象化并用一个黑匣子或模型来代替。
这一模型含有用来在下一层次上处理这一模块所需要的所有信息。
固定成本（非重复性费用）与销售量无关；设计所花费的时间和人工；受设计复杂性、设计技术难度以及设计人员产出率的影响；对于小批量产品，起主导作用。
可变成本 （重复性费用）与产品的产量成正比；直接用于制造产品的费用；包括产品所用部件的成本、组装费用以及测试费用。
每个集成电路的成本=每个集成电路的可变成本+固定成本/产量。
可变成本=（芯片成本+芯片测试成本+封装成本）/最终测试的成品率。
一个门对噪声的灵敏度是由噪声容限NM L （低电平噪声容限）和NM H （高电平噪声容限）来度量的。
为使一个数字电路能工作，噪声容限应当大于零，并且越大越好。
NM H = V OH - V IH NM L = V IL - V OL 再生性保证一个受干扰的信号在通过若干逻辑级后逐渐收敛回到额定电平中的一个。
一个门的VTC 应当具有一个增益绝对值大于1的过渡区(即不确定区)，该过渡区以两个有效的区域为界，合法区域的增益应当小于1。
理想数字门 特性：在过渡区有无限大的增益；门的阈值位于逻辑摆幅的中点；高电平和低电平噪声容限均等于这一摆幅的一半；输入和输出阻抗分别为无穷大和零。
传播延时、上升和下降时间的定义传播延时tp 定义了它对输入端信号变化的响应有多快。
它表示一个信号通过一个门时所经历的延时，定义为输入和输出波形的50%翻转点之间的时间。
上升和下降时间定义为在波形的10%和90%之间。
对于给定的工艺和门的拓扑结构，功耗和延时的乘积一般为一常数。
数字集成电路设计 第3章 器件1
四、VT 的影响因素 1、当考虑衬底接负偏压时 Vs=|-2VF+VSB|= |2VF+VBS|
因为当衬底接负偏压时，会使得发生强 反型时的Vs增加，这要求要有更大的VT 才能满足这一效果。所以，衬底接的负 偏压越多，VT 增加
0.9 0.85 0.8 0.75 0.7 0.65 0.6 0.55 0.5 0.45 0.4 -2.5 -2 -1.5 VBS (V) -1 -0.5 0
Qi ( x) Cox [VGS V ( x) VT ]
根据电流是载流子的漂移速度和所存在电荷的积，可得：
I D n ( x)Qi ( x)W
又因为：
dV n un ( x) un dx
I D dx unCoxW (VGS V VT )dV
在沟道的全长L上积分得到晶体管的电压-电 流关系： ID = k’n W/L [(VGS – VT)VDS – VDS2/2] k’n = nCox = nox/tox 当VDS的值较小时，公式中的平方项可以忽 略，于是我们可以看到ID和VDS 之间的线性 关系，此时工作的区域称为电阻区或线性 区，表现出来的特点是它在源区和漏区之 间表现为一条连续的导电沟道。
Transistor in Linear Mode
Assuming VGS > VT
VGS
S
G D n+
- V(x) +
VDS
ID
n+
x
B The current is a linear function of both VGS and VDS
在沿沟道的X处，电压为V(x)，在X点处栅至沟 道的电压等于VGS –V(x),并假设这一电压沿整 个沟道都超过VT ，那么在X处所感应出的每单 位面积的沟道电荷可表示为：
(第三版)数字电子专业技术练习题答案(第三章)(江晓安编)
第三章布尔代数与逻辑函数化简1解：真值表如表3-1所示。
将F=1的与项相或即得F的逻辑表达式。
Ft K ABC + ABC + ABC + ABC= ABC + ABC + ABC + ABC + ABC + ABCFzF、= ABC + ABC + ABC + ABCS = ABC + ABC+ A 石C + ABC= ABC-r ABC + ABC + ABCC+1表3-1题］真值表表3-2等式〔"的证明过程(2)证明过程如表3-3所示。
表3-3等式(2)的证明过程(3)证明过程如表3・4所示。
9表3-4等式(3)的证明过程(4)证明过程如表3-5所示。
表3-5等式(4)的证明过程(5)证明过程如表3 - 6所示。
表3-6等式(引的证明过程ABC A+迟B+C A4-C0000+0+0 = 0000=00010+0+"00I1=00100—0+0 = 0110—0Q110+1+0= 1111=11000+0+0=0101—01010十0 1 = 1111=11101+0+0=1111=11111+1十 1 = 1111=1■—-- ——相等〔6) i正明过程如表3・7所示。
3.解对偶法则：将原式+宀・，・宀+, 1宀0, 0宀1并保持原来的优先级别，即得原函数对偶式。
反演法则；将原函数中I・；・7 +；0宀1,1 T0;原变量T反变量；反变量T原变量，两个或两个以上变量的非号不变，并保持原来的优先级别，得原函数的反函数。
(1)F=AB+CDG^(X+B> * (C+D)F={A+B) *(C+D)(2)F=A+B-^C+D-hEG=ABCDEF=ABC D • E<3) F=A BC+(A+BC) - CA+C)G^(A+B+C) * {[A * (B^rC)2+AC}F=(S+B+C) • {[A- (B+C)]+3C}(4)F=(?l+B+C)%丑亡=0G=AM?+ CS+B+C) = 1F=XBC+(>1+B+C) = 1 1(5)F = AB+d+HC+D+CE+D+EG= (A+B)C+D ・(B+C)D(C+E)DEF=G?十功C+D • (S+C)D(C+E)D • £4.证(1)左式=刁£+£畐• AS=(A+B)(A+B)(2)左式乂片㊉B@C^=ABC-hABC+ABC+ABC=^A(B㊉ 0十禺七00 =刀(^^)+>1(左00 ^AQBQC(3)左式=ABC+ABC+ABC+ ABC= A(SC+BC)+A<BC+BC)= ?1(B®C)+A(B©C) ^A(B^C) + A(B®C) = A©B®C(4)右式=出 F+启C+CN=7否*BC*C1= <A + B)(B+C)(C+A)=(AB + AC+BC)(亡+片) =ABC+ABC5.解：(1)F=ABC+ABC-\(2)F=AB+AC+BC=AB+BC(3)F=AB+AC+BCD = AB+AC(4)F = A©B+AB^AB+AB + AB^A + B⑸ F^AB+B+BC+B = B(6)F ^AB + AB^BC+BC=AB + ABC+ABC+ABC+ABC+BC^AB + ABC+AC+ABC+BC ^AB+AC+BC或 F =ABC^ABC+AB+BC+ABC+AB C=ABC+AC+AB+BC+ABC ^BC+AC+AB(7)F =<AC+BC) * B{AC+AC)= (AC+BC)^B+AC+AC^= (AC^rBC)LB+AC+AC3= ABC^AC+BC+ABC^AC+BC(8)F =ACD+BC+BD+AB+AC+BC+BC= ACD+BC+BD^AB+AC+B= ACD+BC+AC+B-=ACD+C+AC+B=A C D+C+B^AD+C+B6.解：（1）AB AC BC ABC ABCD的卡诺图简化过程如图⑻所示。
数字电路习题库
数字电路习题库1.单元习题库及答案第一章（选择、判断共20题）一、选择题1．以下代码中为无权码的为。
a.8421bcd码b.5421bcd码c.余三码d.格雷码2．以下代码中为恒权码的为。
a.8421bcd码b.5421bcd码c.余三码d.格雷码3．一位十六进制数可以用位二进制数去则表示。
a.１b.２c.４d.164．十进制数25用8421bcd码则表示为。
a.10101b.00100101c.100101d.101015．在一个8位的存储单元中，能够存储的最大无符号整数是。
a.（256）10b.（127）10c.（ff）16d.（255）106．与十进制数（53.5）10等值的数或代码为。
a.(01010011.0101)8421bcdb.(35.8)16c.(110101.1)2d.(65.4)87．矩形脉冲信号的参数存有。
a.周期b.占空比c.脉宽d.扫描期8．与八进制数(47.3)8等值的数为：a.(100111.011)7.3)2b.(27.6)16c.(216d.(100111.11)29.常用的bcd码有。
a.奇偶校验码b.格雷码c.8421码d.余三码10．与模拟电路相比，数字电路主要的优点有。
a.难设计b.通用性弱c.保密性不好d.抗干扰能力弱二、判断题（正确打√，错误的打×）1.方波的占空比为0.5。
（）2.8421码1001比0001大。
（）3.数字电路中用“1”和“0”分别则表示两种状态,二者并无大小之分后。
（）4．格雷码具备任何相连码只有一位码元相同的特性。
（）5．八进制数（18）8比十进制数（18）10大。
（）6．当传送十进制数5时，在8421奇校验码的校验位上值应为1。
（7．在时间和幅度上都断续变化的信号是数字信号，语音信号不是数字信号。
（）8．充电电流的公式为：q=tw/t，则周期t越大充电电流q越大。
（）9．十进制数（9）10比十六进制数（9）16大。
(参考资料)数字集成电路课后习题1-4章作业解析
QB0 =−3×10−7 C / cm××1100−−76
=−0.188 V
= QOX COX
6= ×1011.16××11.60−×610−19
0.06 V
VT0 =−0.99 − (−0.88) − (−0.188) − 0.060 =+0.018 V
计算 PMOS 器件的阈值电压：
VGS −VT + EC L
(1.2 − 0.4)(6)(0.2) 1.2 − = 0.4 + (6)(0.2)
0.48V
VDS = 0.2V
∴ VDS < VDSAT
d. 饱和
VGS>VT，VD > VG 肯定工作在饱和区。对于长沟道器件，如果满足这个关系 就工作在饱和区。而发生速度饱和的短沟道器件的 VDSAT 比长沟道器件的要 小，如果电压偏置能使长沟道器件饱和，那么肯定能使速度饱和的短沟道器件 饱和。
VGS = VG −VS = 1.2 −1.1 = 0.1V V=T V= T 0 0.4V ∴ VGS < VT
c. 线性
VGS = VG −VS = 1.2 − 0 = 1.2V V=T V= T 0 0.4V ∴ VGS > VT
不在饱和区的判断依据：
= VDSAT
(= VGS −VT ) EC L
(N 型)
对于(b)中的 PMOS 器件：
NI
= − QI q
= − (1.6
×10−6 )(1.24 1.6 ×10−19
−
0.4)
= 8.4 ×1012 ions / cm2
(P 型)
d) 从上面的计算可以看到，NMOS 用 N 型多晶硅栅和 PMOS 用 P 型多晶硅栅算得的阈值 电压比较小，在沟道区使用与衬底相同的离子掺杂即可调整到期望值(NMOS：P 型注 入；PMOS：N 型注入)。如果我们在 MOS 管的栅极中采用跟衬底相同类型的离子注 入，得到的阈值电压很大，偏离期望值很多，调整起来比较困难。另外，源极和漏极 的制作过程采用自对准工艺，如果栅极的注入类型和源漏一致，一步即可完成离子注 入，简化了器件制作的工艺流程。
集成运放电路试题及答案
第三章集成运放电路一、填空题1、（3-1，低）理想集成运放的A ud=，K CMR=。
2、（3-1，低）理想集成运放的开环差模输入电阻ri=，开环差模输出电阻ro=。
3、（3-1，中）电压比较器中集成运放工作在非线性区，输出电压Uo只有或两种的状态。
4、（3-1，低）集成运放工作在线形区的必要条件是___________ 。
5、（3-1，难）集成运放工作在非线形区的必要条件是__________，特点是___________，___________。
6、（3-1，中）集成运放在输入电压为零的情况下，存在一定的输出电压，这种现象称为__________。
7、（3-2，低）反相输入式的线性集成运放适合放大(a.电流、b.电压) 信号，同相输入式的线性集成运放适合放大(a.电流、b.电压)信号。
8、（3-2，中）反相比例运算电路组成电压（a.并联、b.串联）负反馈电路，而同相比例运算电路组成电压（a.并联、b.串联）负反馈电路。
9、（3-2，中）分别选择“反相”或“同相”填入下列各空内。
（1）比例运算电路中集成运放反相输入端为虚地，而比例运算电路中集成运放两个输入端的电位等于输入电压。
（2）比例运算电路的输入电阻大，而比例运算电路的输入电阻小。
（3）比例运算电路的输入电流等于零，而比例运算电路的输入电流等于流过反馈电阻中的电流。
（4）比例运算电路的比例系数大于1，而比例运算电路的比例系数小于零。
10、（3-2，难）分别填入各种放大器名称（1）运算电路可实现A u＞1的放大器。
（2）运算电路可实现A u＜0的放大器。
（3）运算电路可将三角波电压转换成方波电压。
（4）运算电路可实现函数Y＝aX1＋bX2＋cX3，a、b和c均大于零。
（5）运算电路可实现函数Y＝aX1＋bX2＋cX3，a、b和c均小于零。
11、（3-3，中）集成放大器的非线性应用电路有、等。
12、（3-3，中）在运算电路中，运算放大器工作在区；在滞回比较器中，运算放大器工作在区。
数电1-10章自测题及答案(2)
数电1-10章自测题及答案(2)第一章绪论一、填空题1、根据集成度的不同，数字集成电路分位以下四类：小规模集成电路、中规模集成电路、大规模集成电路、超大规模集成电路。
2、二进制数是以2为基数的计数体制，十六体制数是以16为基数的计数体制。
3、二进制数只有0和1两个数码，其计数的基数是2，加法运算的进位规则为逢二进一。
4、十进制数转换为二进制数的方法是：整数部分用除2取余法，小数部分用乘2取整法，十进制数23.75对应的二进制数为10111.11。
5、二进制数转换为十进制数的方法是各位加权系数之和，二进制数10110011对应的十进制数为179。
6、用8421BCD码表示十进制时，则每位十进制数可用四位二进制代码表示，其位权值从高位到低位依次为8、4、2、1。
7、十进制数25的二进制数是11001，其对应的8421BCD码是00100101。
8、负数补码和反码的关系式是：补码=反码+1。
9、二进制数+1100101的原码为01100101，反码为01100101，补码为01100101。
-1100101的原码为11100101，反码为10011010，补码为10011011。
10、负数-35的二进制数是-100011，反码是1011100，补码是1011101。
二、判断题1、二进制数有0~9是个数码，进位关系为逢十进一。
（）2、格雷码为无权码，8421BCD码为有权码。
（√）3、一个n位的二进制数，最高位的权值是2^n+1。
（√）4、十进制数证书转换为二进制数的方法是采用“除2取余法”。
（√）5、二进制数转换为十进制数的方法是各位加权系之和。
（√）6、对于二进制数负数，补码和反码相同。
（）7、有时也将模拟电路称为逻辑电路。
（）8、对于二进制数正数，原码、反码和补码都相同。
（√）9、十进制数45的8421BCD码是101101。
（）10、余3BCD码是用3位二进制数表示一位十进制数。
（）三、选择题1、在二进制技术系统中，每个变量的取值为（A）A、0和1B、0~7C、0~10D、0~F2、二进制权值为（B）A、10的幂B、2的幂C、8的幂D、16的幂3、连续变化的量称为（B）A、数字量B、模拟量C、二进制量D、16进制量4、十进制数386的8421BCD码为（B）A、001101110110B、001110000110C、100010000110D、010*********5、在下列数中，不是余3BCD码的是（C）A、1011B、0111C、0010D、10016、十进制数的权值为（D）A、2的幂B、8的幂C、16的幂D、10的幂7、负二进制数的补码等于（D）A、原码B、反码C、原码加1D、反码加18、算术运算的基础是（A）A、加法运算B、减法运算C、乘法运算D、除法运算9、二进制数-1011的补码是（D）A、00100B、00101C、10100D、1010110、二进制数最高有效位（MSB）的含义是（A）A、最大权值B、最小权值C、主要有效位D、中间权值第二章逻辑代数基础一、填空题1、逻辑代数中三种最基本的逻辑运算是与运算、或运算、非运算。
Verilog HDL数字集成电路设计原理与应用 作者 蔡觉平 第3章
1. 显式连续赋值语句
显式连续赋值语句的语法格式如下：
<net_declaration><range><name>； assign #<delay><name>= Assignment expression；
这种格式的连续赋值语句包含两条语句：第一条语句
是对连线型变量进行类型说明的语句；第二条语句是对这 个连线型变量进行连续赋值的赋值语句。赋值语句是由关 键词assign引导的，它能够用来驱动连线型变量，而且只能 5 对连线型变量进行赋值，主要用于对wire型变量的赋值。
计数字电路更类似于使用一些高级语言(如C语言)进行编程，
17 而且Verilog HDL行为级建模的语法结构与C语言也非常相 似。Verilog HDL提供了许多行为级建模语法结构，为设计 者的使用提供了很大的灵活性。
行为描述常常用于复杂数字逻辑系统的顶层设计中，
也就是通过行为建模把一个复杂的系统分解成可操作的若
end initial过程块在进行仿真时从模拟0时刻开始执行，它
在仿真过程中只执行一次，在执行完一次后该initial过程块
就被挂起，不再执行。如果一个模块中存在多个initial过程 块，则每个initial过程块都是同时从0时刻开始并行执行的。
initial过程块内的多条行为语句可以是顺序执行的，也可以
图3.2-1 Verilog HDL行为描述中模块的构成框架
表3.2-1 Verilog HDL行为描述语句及其可综合性
类 别 过程语句 initial always 串行语句块 begin-end 并行语句块 fork-join 连续赋值语句 assign 过程赋值语句=、<= if-else case，casez，casex forever 循环语句 repeat while for `define 编译向导语句 `include `ifdef，`else，`endif √ √ √ √ √ √ √ √ √ 语 句 可综合性
苏教版(2019) 选择性必修1 课时4 数字集成电路 练习(含答案)
课时4数字集成电路一、基础巩固篇1.下列对于MOS管的描述，不恰当．．．的是()A.MOS管属于电压控制元件B.栅极G用来控制导通与截止C.漏极D通常接地D.MOS管作为开关时工作在截止与导通状态2.数字集成电路有多种类型，最常用的有TTL和CMOS两种，它们各有优缺点，适用于不同的场合中。
下列不是．．TTL电路优点的是()A.速度快B.允许负载流过的电流较大C.抗静电能力强D.功耗小3.下列有关如图所示的数字集成电路芯片的说法中，正确的是()A.该芯片的名称是双4输入与门B.7脚接电源正极，14脚接地C.该芯片能实现或逻辑关系D.如果工作的电压为12 V，则该芯片为CMOS型电路4.如图所示是CT74LSO4集成芯片引脚图，共有____个门电路，每个门电路有____个输入端、____个输出端。
横线上分别应该填()A.6、6、6B.6、1、1C.1、6、6D.1、1、15.晶体管电路如图所示，请完成以下任务：(1)三极管型号是________(在①NPN型；②PNP型中选择合适的选项，将序号填写在“______”处)；(2)将开关断开，LED1和LED2分别为________和________(在①熄灭；②点亮中选择合适的选项，将序号填写在“________”处)；将开关闭合，LED1和LED2分别为______和______(在①熄灭；②点亮中选择合适的选项，将序号填写在“______”处)；(3)开关闭合时，三极管基极和发射极之间的电压为__________ V，三极管处于__________状态(在①饱和；②截止中选择合适的选项，将序号填写在“________”处)；集电极和发射极之间________(在①导通；②截止中选择合适的选项，将序号填写在“______”处)，LED2被________(在①短路；②开路中选择合适的选项，将序号填写在“______”处)。
二、素养提升篇1.如图所示是数字集成电路CC4001引脚排列及功能图，在实际使用中，下列说法中不正确．．．的是()A.该集成电路是TTL类型B.如果电路中只需用一个或非门，可任选其中一组C.把其中一组或非门的两个输入端并接后，可以实现非门的功能D.把该集成块中的或非门加以组合，可以实现与门功能2.如图所示的集成逻辑门电路引脚图(V CC＝5 V)，关于该电路描述错误．．的是()A.该集成电路属于TTL类型B.该集成电路的名称为四2输入与非门C.该集成电路由普通晶体三极管构成D.该集成电路的四个与非门作用各不相同3.如图a所示为小明设计的湿度警示实验电路，R S为负系数湿敏电阻，电路中所用芯片为四2输入与非门74LS00。
数字集成电路设计第三章习题
数字集成电路设计第三章习题1.如图1所示，为NMOS、PMOS器件，源、栅、漏三端器件，对于下面给出的条件确定每种情况下的工作模式并计算ID 的值。
晶体管参数：NMOS: k'n = 115μA/V2, VT0 = 0.43 V, λ= 0.06 V-1；PMOS: k'p = 30μA/V2, VT0 = –0.4 V, λ= -0.1 V-1. 假设(W/L) = 1.a. NMOS: VGS = 2.5 V, VDS = 2.5 V；PMOS: VGS = –0.5 V, VDS = –1.25 V.b. NMOS: VGS = 3.3 V, VDS = 2.2 V；PMOS: VGS = –2.5 V, VDS = –1.8 V.c. NMOS: VGS = 0.6 V, VDS = 0.1 V；PMOS: VGS = –2.5 V, VDS = –0.7 V.图1 NMOS、PMOS器件2.对于短沟道NMOS器件测量所得数据如表1所列，已知该晶体管的参数V DSAT=0.6V、k' = 100μA/V2，计算V T0, λ、γ、2|φf| 以及W / L的值。
表13.根据表2推出器件的重要参数，根据材料，已确定。
a. 根据测量数据确定该晶体管为NMOS/PMOS器件，作出合理解释.b. 求解V T0, λ、γc. 根据上述分析，确定晶体管的工作区（截至区、线性区、饱和区、速度饱和），填入表中。
表2 速度饱和电压V DSAT=-1V，-2φf=-0.6V4.将一个NMOS器件如图2所示放入测试配置装置，输入电压为Vin=2V，电流源为固定电流50μA，R为一个可变电阻，在10kΩ和30 kΩ之间变化，M1有短沟道效应，具体已知参数：k’ = 110*10-6 V/A2，VT = 0.4，VDSAT = 0.6V，W/L = 2.5μ/0.25μ，为了简单起见，体效应和沟道长度调制忽略，即λ=0, γ=0。
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
0. Explain qualitatively
4
Chapter 3 Problem Set a. Write down the equations (and only those) which are needed to determine the voltage at node X. Do NOT plug in any values yet. Neglect short channel effects and assume that λp = 0. b. Draw the (approximative) load lines for both MOS transistor and resistor. Mark some of the significant points. c. Determine the required width of the transistor (for L = 0.25µm) such that X equals 1.5 V. d. We have, so far, assumed that M1 is a long-channel device. Redraw the load lines assuming that M1 is velocity-saturated. Will the voltage at X rise or fall?
Table 0.2 Measurements taken from the MOS device, at different terminal voltages.
Measurement number 1 2 3 4 5 6 7 8.
VGS (V) -2.5 1 -0.7 -2.0 -2.5 -2.5 -2.5
R1 = 2kΩ + 2.5 V – ID R2 = 2kΩ
+ VD –
Figure 0.1
Resistor diode circuit.
2.
[M, None, 3.2.3] For the circuit in Figure 0.2, Vs = 3.3 V. Assume AD = 12 µm2, φ0 = 0.65 V, and m = 0.5. NA = 2.5 E16 and ND = 5 E15. a. Find ID and VD. b. Is the diode forward- or reverse-biased? c. Find the depletion region width, Wj, of the diode. d. Use the parallel-plate model to find the junction capacitance, Cj. e. Set Vs = 1.5 V. Again using the parallel-plate model, explain qualitatively why Cj increases.
VDD = 2.5V R VD Vin=2V M1
W/L = 2.5µ/0.25µ
VS
I = 50µΑ
Figure 0.4 Test configuration for the NMOS device.
9.
a. When R =10kΩ find the operation region, VD and VS. b. When R= 30kΩ again determine the operation region VD, VS c. For the case of R = 10kΩ, would VS increase or decrease if λ ≠ [M, None, 3.3.2] Consider the circuit configuration of Figure 0.5.
Digital Integrated Circuits - 2nd Ed
3
e. Given the obtained answers, determine for each of the measurements the operation region of the transistor (choose from cutoff, resistive, saturated, and velocity saturated). Annotate your finding in the right-most column of the above.
Measured NMOS transistor data VGS VDS 1.8 1.8 2.5 1.8 1.8 VBS 0 0 0 –1 -2 ID (µA) 1812 1297 1361 1146 1039
Table 0.1
1 2 3 4 5 7.
2.5 2 2 2 2
[E, None, 3.3.2] Given Table 0.2 ,the goal is to derive the important device parameters from these data points. As the measured transistor is processed in a deep-submciron technology, the ‘unified model’ holds. From the material constants, we also could determine that the saturation voltage VDSAT equals -1V. You may also assume that -2ΦF = -0.6V. NOTE: The parameter values on Table 3.3 do NOT hold for this problem. a. Is the measured transistor a PMOS or an NMOS device? Explain your answer. b. Determine the value of VT0. c. Determine γ. d -0.8 -2.5 -2.5 -1.5 -0.8
VSB (V) 0 0 0 0 -1 0 0
ID (µA) -84.375 0.0 -1.04 -56.25 -72.0 -80.625 -66.56
Operation Region?
[M, None, 3.3.2] An NMOS device is plugged into the test configuration shown below in Figure 0.4. The input Vin =2V. The current source draws a constant current of 50 µA. R is a variable resistor that can assume values between 10kΩ and 30 kΩ. Transistor M1 experiences short channel effects and has following transistor parameters: k’ = 110*10-6 V/A2, VT = 0.4 , and VDSAT = 0.6V. The transistor has a W/L = 2.5µ/0.25µ. For simplicity body effect and channel length modulation can be neglected. i.e λ=0, γ=0. .
2
Chapter 3 Problem Set
G
D ID S G
S ID D Figure 0.3 NMOS and PMOS devices.
5.
6.
a. NMOS W = 1.2µm, L = 0.25µm b. NMOS W = 4.8µm, L = 0.5µm c. PMOS W = 1.2 µm, L = 0.25 µm d. PMOS W = 4.8 µm, L = 0.5 µm [E, SPICE, 3.3.2] Indicate on the plots from problem 4. a. the regions of operation. b. the effects of channel length modulation. c. Which of the devices are in velocity saturation? Explain how this can be observed on the IV plots. [M, None, 3.3.2] Given the data in Table 0.1 for a short channel NMOS transistor with VDSAT = 0.6 V and k′ =100 µA/V2, calculate VT0, γ, λ, 2|φf|, and W / L:
Rs = 2 kΩ + Vs=3.3V – – VD +
ID
Figure 0.2
Series diode circuit
3.
4.
[E, None, 3.3.2] Figure 0.3 shows NMOS and PMOS devices with drains, source, and gate ports annotated. Determine the mode of operation (saturation, linear, or cutoff) and drain current ID for each of the biasing configurations given below. Verify with SPICE. Use the follow2 –1 ing transistor data: NMOS: k' n = 115µA/V , VT0 = 0.43 V, λ = 0.06 V , PMOS: k' p = 30 2 –1 µA/V , VT0 = –0.4 V, λ = -0.1 V . Assume (W/L) = 1. a. NMOS: VGS = 2.5 V, VDS = 2.5 V. PMOS: VGS = –0.5 V, VDS = –1.25 V. b. NMOS: VGS = 3.3 V, VDS = 2.2 V. PMOS: VGS = –2.5 V, VDS = –1.8 V. c. NMOS: VGS = 0.6 V, VDS = 0.1 V. PMOS: VGS = –2.5 V, VDS = –0.7 V. [E, SPICE, 3.3.2] Using SPICE plot the I-V characteristics for the following devices.