串行输入并行输出的移位寄存器-EDA仿真
第8章 常用EDA软件介绍
第八章 常用EDA软件介绍
5) 查看元件属性 ViewDraw中所有的元件除了有一个惟一的标识符以
外， 还拥有属性（Properties）。 设计元件会拥有名称
（Name）和特性（Attribute）， 某些部件可能还包括管 脚（Pin）， 这些管脚可能又拥有它们自己的名称和属性。
(1) 选中一个元件， 点击鼠标右键， 弹出一个菜单。
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图 8 – 16 8位串并转换器原理图
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3) 确认设计中的元件
所有ViewDraw的原理图都由不同的设计元件组成， 如元件、 连线、 总线等。 把鼠标的指针放在一个基本 元件上， 点击鼠标左键， 就可以很快地确认这个元件。 点亮这个基本元件， 在原理图窗口的左下角就会显示 出这个元件的名称。
图8 - 15所示。
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图 8 - 13 ViewDraw的绘图界面
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图 8 - 14 New对话框
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图 8 - 15 一个新的设计文件
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2) 关于8位串并转换器 8位串并转换器电路的逻辑功能是实现串行输入并
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创建工程 ↓
←→Dashboard ←→ ViewDraw ←→ Schemetic Check
绘制电路图
↓ 验证电路图 ↓ 仿真
←→ Fusion
↓
网表文件传给PCB生产方 ←→ Creat PCB Netlist
第八章 常用EDA软件介绍
1. 建立工程（Project Setup） 1) 关于工程
在使用eProduct Designer进行设计时， 首先必须创
移位寄存器串入并出与并入串出
移位寄存器串入并出与并入串出在数字电路中，移位寄存器（英语：shift register）是一种在若干相同时间脉冲下工作的触发器为基础的器件，数据以并行或串行的方式输入到该器件中，然后每个时间脉冲依次向左或右移动一个比特，在输出端进行输出。
这种移位寄存器是一维的，事实上还有多维的移位寄存器，即输入、输出的数据本身就是一些列位。
实现这种多维移位寄存器的方法可以是将几个具有相同位数的移位寄存器并联起来。
移位寄存器的输入、输出都可以是并行或串行的。
它们经常被配置成串入并出（serial-in, parallel-out, SIPO）的形式或并入串出（parallel-in, serial-out, PISO），这样就可以实现并行数据和串行数据的转换。
当然，也有输入、输出同时为串行或并行的情况。
此外，还有一些移位寄存器为双向的，也就是说它允许数据来回传输，输入端同时可以作为输出端，输出端同时也可以作为输入端。
如果把移位寄存器的串行输入端，和并行输出端的最后一位连接起来，还可以构成循环移位寄存器（circular shift register），用来实现循环计数功能。
串入并出串入并出形式的移位寄存器接法，可以将输入的串行数据以并行格式输出。
串行通信要求的几位数据完成输入之后，就可以在输出端的各位同时读出并行数据。
并入串出并入串出形式的移位寄存器接法，通过下图所示D1-D4并行输入段接收4位外部并行数据，而Q为串行输出的引脚。
为了将数据写入到寄存器中，写/移位控制线必须保持低电平。
写入完成，需要移位时，写/移位控制线则必须处于高电平，而且必须给予时间脉冲，每提供一个时间脉冲，向左（或向右）移动一位。
EDA课程设计报告---串入并出移位寄存器
EDA课程设计报告设计课题：1、串入并出移位寄存器2、译码器3、数字钟专业班级：电子信息工程08-1班串入并出移位寄存器一、设计任务与要求1．设计一个4位的串入并出移位寄存器；2．要求能分别输入两组4位数据，同时输出显示。
二、方案设计与论证移位寄存器除了具有存储代码的功能以外，还具有移位功能。
所谓移位功能，是指寄存器里存储的代码能在移位脉冲的作用下依次左移或右移。
因此，移位寄存器不但可以用来寄存代码，还可用来实现数据的串并转换、数字的运算以及数据处理等。
所谓的串入/并出移位寄存器，即输入的数据是一个接着一个有序地进入，输出时则一起送出。
两组数据伴随着时钟信号依次输入，输出时消除延时。
三、单元电路设计与参数计算程序代码：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity sipo isport(d_in:in std_logic;clk:in std_logic;d_out:out std_logic_vector(3 downto 0));end sipo;architecture a of sipo issignal q:std_logic_vector(3 downto 0);beginp1:process(clk)beginif clk'event and clk='1'thenq(0)<=d_in;for i in 1 to 3 loopq(i)<=q(i-1);end loop;end if;end process p1;d_out<=q;end a;四、总原理图及元器件清单1．总原理图1．元件清单（或程序清单）五、安装与调试输入的数据为“1010”、“0111”两组4 位数据。
因输入的数据是每次一位依序进入，故输入、输出信号之间有 4 个CLK 时间的延迟。
EDA_VHDL_并入串出移位寄存器
… always : PROCESS -- optional sensitivity list -- ( ) -- variable declarations BEGIN wait for 50ns; clk<=not clk; END PROCESS always; …
--load=0则预置数
elsif clk’event and clk=’1’then
qq(7 downto 1)<=qq(6 downto 0);
end if;
y<=qq(7); --高位赋予串行输出端口
dataout<=qq;
end process;
end yw_arch;
--否则上升沿到 --左移
init : PROCESS
-- variable declarations
BEGIN
wait for 100ns;load<='1';
wait for 100ns;data<="10010110";
wait for 100ns;load<='0';
wait for 100ns;load<='1'; -- code that executes only once
Template Writer 新建test bench文件，作为 modelsim仿真的测试平台；根据需求修改test bench文件
并入、并出和串出移位寄存器
5.通过AssignmentsSettingSimulation Compile test bench添加仿真测试平台，相关 设置如右图所示
寄存器实验报告
寄存器实验报告一、实验目的1. 了解寄存器的分类方法，掌握各种寄存器的工作原理；2. 学习使用Verilog HDL 语言设计两种类型的寄存器。
二、实验设备PC 微机一台，TD-EDA 实验箱一台，SOPC 开发板一块。
三、实验内容寄存器中二进制数的位可以用两种方式移入或移出寄存器。
第一种方法是以串行的方式将数据每次移动一位，这种方法称之为串行移位(Serial Shifting)，线路较少，但耗费时间较多。
第二种方法是以并行的方式将数据同时移动，这种方法称之为并行移位(Parallel Shifting)，线路较为复杂，但是数据传送的速度较快。
因此，按照数据进出移位寄存器的方式，可以将移位寄存器分为四种类型：串行输入串行输出移位寄存器(Serial In- Serial Out)、串行输入并行输出移位寄存器(Serial In- Parallel Out)、并行输入串行输出移位寄存器(Parallel In- Serial Out)、并行输入并行输出移位寄存器(Parallel In-Parallel Out)。
本实验使用Verilog HDL 语言设计一个八位并行输入串行输出右移移位寄存器(Parallel In- Serial Out)和一个八位串行输入并行输出寄存器(Serial In- Parallel Out)，分别进行仿真、引脚分配并下载到电路板进行功能验证。
四、实验步骤1．并行输入串行输出移位寄存器实验步骤1）. 运行Quartus II 软件，选择File New Project Wizard 菜单，工程名称及顶层文件名称为SHIFT8R，器件设置对话框中选择Cyclone 系列EP1C6Q240C8 芯片，建立新工程。
2.) 选择File New 菜单，创建Verilog HDL 描述语言设计文件，打开文本编辑器界面。
3.) 在文本编辑器界面中编写Verilog HDL 程序，源程序如下：module SHFIT8R(din,r_st,clk,load,dout);input [7:0]din;input clk,r_st,load;output dout;reg dout;reg [7:0]tmp;always @(posedge clk)if(!r_st)begindout<=0;endelsebeginif(load)begintmp=din;endelsebegintmp[6:0]=tmp[7:1];tmp[7]=0;enddout<=tmp[0];endendmodule4). 选择File Save As 菜单，将创建的VHDL 设计文件保存为工程顶层文件名SHIFT8R.V。
EDA移位寄存器的功能仿真4
一、实验目的1.实现移位寄存器的功能，并学会仿真验证2.定制LPM原件及应用3.掌握电路仿真的基本方法4.掌握混合模块工程设计方法二、实验内容：74194（移位寄存器）功能仿真，了解具体的仿真方法与步骤。
三、实验原理74194是一种典型的中规模集成移位寄存器，由4个RS触发器和一些门电路构成的4位双向移位寄存器。
该移位寄存器具有左移、右移、并行输入数据、保持及异步清零5种功能。
其中Ａ、Ｂ、C、Ｄ为并行输入端，Qa、Qb、Qc、Qd为并行输出端；SRSI为右移串行输入端，SLSI为左移串行输入端；S1、S0为模式控制端；CLRN为异步清零端；CLK为时钟脉冲输入端。
四、实验步骤实验过程如下：用一片74194芯片连接好功能验证电路，如下图所示：画好验证电路图之后就进行功能仿真，具体的仿真步骤：1)新建波形文件后的波形图参数设置设置网格宽度Grid size和时间轴长度End time 。
这两个参数是波形图的基本参数。
添加节点前设置好参数可以减少波形图重复调整的时间开销。
网格宽度和时间周期密切相关，通常设置为时钟周期的四分之一，二分之一或者整数倍。
时间轴长度默认为1us，需要配合网格保证充裕的仿真时间。
此处设置为时钟的二分之一。
2）添加节点或总线后的信号整合和位置分配添加节点或总线后的VWF文件如下图所示，信号杂乱需要重新调整位置和整合信号位置分配注意：激励输入信号（I类）和待分析的输出信号（O类R类C类）上下放置，界限分明；时钟信号置顶，其他输入信号按“异步控制，同步控制，数据输入”顺序向下放置；同一元器件的控制信号就近放置；同一功能的控制信号就近放置。
重新调配后的图形如下所示：然后进行信号整合，把信号整合成总线，整合注意：符合总线形式的I/O 信号优先整合；同一器件和同一属性的控制信号优先整合；脉冲信号一般不整合；整合前信号应按“高位->低位”顺勋乡向下放置；整合后信号名以能直观反映该信号功能为宜。
EDA 实验报告
4-1 组合电路设计实验目的：熟悉Quartus2的VHDL文本设计流程全过程，学习简单的组合电路的设计，多层次电路设计、仿真、和硬件测试。
实验任务1：利用软件完成二选一多路选择器的文本编辑和仿真测试等步骤，给出仿真波形，最后在实验系统上进行硬件测试，验证功能。
然后，利用元件例化语句描述图3-31，并将此文件放在同一目录下。
实验任务2：利用刚刚完成的实验内容，设计完成一位全加器，仿真该全加器，得到仿真结果，并利用一位二进制全加器为基本元件，用例化语句写出八位并行二进制全加器的顶层文件，讨论该加法器的电路特性。
实验代码及仿真结果：二选一多路选择器：library ieee;use ieee.std_logic_1164.all;entity mux21a isport(a,b,s: in std_logic;y:out std_logic );end entity mux21a;architecture one of mux21a isbeginprocess(a,b,s)beginif s='0' then y<=a; else y<=b;end if;end process;end architecture one;仿真结果：分析：1、s对电路的输出具有决定作用，s为0时输出为a的值，为1时输出为b的值。
从仿真结果可以看出0到10ns内，s为0，此时y的输出为0，是a的值。
2、10到20ns时间内，s为1，输出为b的值，y为1。
图3-31的仿真仿真程序：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity singt isport(a:in std_logic_vector(3 downto 1);s:in std_logic_vector(1 downto 0);outy: out std_logic);end singt;architecture bhv of singt iscomponent mux21aport(a,b,s: in std_logic;y:out std_logic );end component;signal tmp: std_logic;beginu1:mux21a port map(a=>a(2),b=>a(3),s=>s(0),y=>tmp);u2:mux21a port map(a=>a(1),b=>tmp,s=>s(1),y=>outy);end architecture bhv;该部分仿真结果：分析：1、3-31中电路的涵义是，s1s0为00时选择outy为a1，s1s0为01时outy为a1，s1s0为10时outy为a2，s1s0为11时outy为a3。
EDA课程设计——移位寄存器的设计与实现
请画出下段程序的真值表，并说明该电路的功能。
河南科技大学课程设计说明书课程名称EDA技术与应用题目移位寄存器的设计与实现学院班级学生姓名指导教师日期EDA技术课程设计任务书班级：姓名：学号：设计题目：移位寄存器的设计与实现一、设计目的进一步巩固理论知识，培养所学理论知识在实际中的应用能力；掌握EDA 设计的一般方法；熟悉一种EDA软件，掌握一般EDA系统的调试方法；利用EDA软件设计一个电子技术综合问题，培养VHDL编程、书写技术报告的能力。
为以后进行工程实际问题的研究打下设计基础。
二、设计任务根据计算机组成原理中移位寄存器的相关知识，利用VHDL语言设计了三种不同的寄存器：双向移位寄存器、串入串出(SISO)移位寄存器、串入并出(SIPO)移位寄存器。
三、设计要求（1）通过对相应文献的收集、分析以及总结，给出相应课题的背景、意义及现状研究分析。
（2）通过课题设计，掌握计算机组成原理的分析方法和设计方法。
（3）学习按要求编写课程设计报告书，能正确阐述设计和实验结果。
（4）学生应抱着严谨认真的态度积极投入到课程设计过程中，认真查阅相应文献以及实现，给出个人分析、设计以及实现。
四、设计时间安排查找相关资料（1天）、设计并绘制系统原理图（2天）、编写VHDL程序（2天）、调试（2天）、编写设计报告（2天）和答辩（1天）。
五、主要参考文献[1]江国强编著.EDA技术与实用(第三版).北京：电子工业出版社，2011.[2]曹昕燕，周凤臣.EDA技术实验与课程设计.北京：清华大学出版社,2006.5[3]阎石主编.数字电子技术基础.北京：高等教育出版社，2003.[4]MarkZwolinski.DigitalSystemDesignwithVHDL.北京：电子工业出版社，2008[5]AlanB.MarcovitzIntroductiontologicDesign.北京：电子工业出版社，2003指导教师签字：年月日移位寄存器的设计与实现摘要系统使用EDA技术设计了具有移位功能的寄存器，采用硬件描述语言VHDL进行设计，然后进行编程，时序仿真等。
EDA不同类型的移位寄存器设计报告
E D A实训实验报告课程名称：不同类型的移位寄存器设计专业：13自动化指导教师：学号：姓名：提交日期：2016-7-8实验一含同步预置功能的移位寄存器设计一、实验目的设计带有同步并预置功能的8位右移移位寄存器。
二、实验内容:CLK 是移位时钟信号，DIN是8位并行预置数据端口，LOAD是并行数据预置使能信号，QB是串行输出端口三、实验原理：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY SHFRT IS -- 8位右移寄存器PORT ( CLK，LOAD : IN STD_LOGIC;DIN : IN STD_LOGIC_VECTOR(7 DOWNTO 0);QB : OUT STD_LOGIC );END SHFRT;ARCHITECTURE behav OF SHFRT ISBEGINPROCESS (CLK, LOAD)VARIABLE REG8 : STD_LOGIC_VECTOR(7 DOWNTO 0);BEGINIF CLK'EVENT AND CLK = '1' THEN --检测时钟上升沿IF LOAD = '1' THEN REG8 := DIN;--由（LOAD='1'）装载新数据ELSE REG8(6 DOWNTO 0) := REG8(7 DOWNTO 1);END IF;END IF;QB <= REG8(0); -- 输出最低位END PROCESS;END behav;引脚分配：四、实验过程：引脚设定五、实验结果：输出波形图实验二 8位串入并出移位寄存器电路的设计一、实验内容用VHDL语言实现8位串入并出移位寄存器电路的设计。
二、实验原理LIBRARY IEEE;USE IEEE.Std_logic_1164.all;ENTITY text ISPORT(a, b, clr, clock: IN BIT;q : BUFFER BIT_VECTOR(0 TO 7));END text;ARCHITECTURE one OF text ISBEGINPROCESS(a,b,clr,clock)BEGINIF clr= '0' THENq <= "00000000";ELSEIF clock'EVENT AND clock = '1'THENFOR i IN q'RANGE LOOPIF i = 0 THEN q(i) <= (a AND b);ELSEQ(i) <= q(i-1);END IF;END LOOP;END IF;END IF;END PROCESS;END one;保存本文本。
实验05_串入并出移位寄存器的VHDL设计1
《VHDL设计》实验报告班级：学号：姓名：成绩：实验五串入/并出移位寄存器的VHDL设计一、实验目的1、通过本实验的设计，掌握基本移位寄存器的VHDL设计方法。
2、通过本实验的设计，进一步掌握Testbench的编写和SignalTap II的使用。
3、进一步掌握FPGA设计的全过程和相关软件的使用。
二、实验内容在数字电路中，用来存放二进制数据或代码的电路称为寄存器（Register）。
寄存器是由具有存储功能的触发器组合起来构成的。
一个触发器可以存储一位二进制代码，存放N位二进制代码的寄存器，需用N个触发器来构成。
寄存器按功能可分为：基本寄存器和移位寄存器（Shift Register）。
移位寄存器中的数据可以在移位脉冲作用下一次逐位右移或左移，数据既可以并行输入、并行输出，也可以串行输入、串行输出，还可以并行输入、串行输出，串行输入、并行输出，十分灵活，用途也很广。
1、基本串入/并出移位寄存器【原理】在这里我们通过一个4位串入/并出移位寄存器设计过程来介绍如何设计串入/并出移位寄存器。
所谓的串入/并出移位寄存器，即输入的数据是一个接着一个依序地进入，输出时则一起送出。
时序表达如图所示。
4位串入/并出移位寄存器仿真波形图上图中输入的数据为“1010”、“0111”两组4位数据。
图中可以看出：在第1个CLK上升沿到来时获得D_IN 的值‘1’（输出“0001”）；第2个CLK上升沿到来时获得D_IN的值‘0’（输出“0010”）；第3个CLK上升沿到来时获得D_IN的值‘1’（输出“0101”）；第4个CLK上升沿到来时获得D_IN的值‘0’，同时输出寄存器值为“1010”（十六进制A）。
因输入的数据是每次一位依序进入，故输入、输出信号之间有4个CLK时间的延迟。
【要求】用VHDL描述该基本串入/并出移位寄存器，并行输出数据为8位。
并完成综合、仿真、下载。
用拨码开关SW1作为D_IN输入，用LED DD1~DD8作为输出D_OUT，实现移位寄存器功能。
移位寄存器串入出与并入串出
移位寄存器串入出与并入串出————————————————————————————————作者：————————————————————————————————日期：移位寄存器串入并出与并入串出在数字电路中，移位寄存器（英语：shift register）是一种在若干相同时间脉冲下工作的触发器为基础的器件，数据以并行或串行的方式输入到该器件中，然后每个时间脉冲依次向左或右移动一个比特，在输出端进行输出。
这种移位寄存器是一维的，事实上还有多维的移位寄存器，即输入、输出的数据本身就是一些列位。
实现这种多维移位寄存器的方法可以是将几个具有相同位数的移位寄存器并联起来。
移位寄存器的输入、输出都可以是并行或串行的。
它们经常被配置成串入并出（serial-in, parallel-out, SIPO）的形式或并入串出（parallel-in, serial-out, PISO），这样就可以实现并行数据和串行数据的转换。
当然，也有输入、输出同时为串行或并行的情况。
此外，还有一些移位寄存器为双向的，也就是说它允许数据来回传输，输入端同时可以作为输出端，输出端同时也可以作为输入端。
如果把移位寄存器的串行输入端，和并行输出端的最后一位连接起来，还可以构成循环移位寄存器（circular shift register），用来实现循环计数功能。
串入并出串入并出形式的移位寄存器接法，可以将输入的串行数据以并行格式输出。
串行通信要求的几位数据完成输入之后，就可以在输出端的各位同时读出并行数据。
并入串出并入串出形式的移位寄存器接法，通过下图所示D1-D4并行输入段接收4位外部并行数据，而Q为串行输出的引脚。
为了将数据写入到寄存器中，写/移位控制线必须保持低电平。
写入完成，需要移位时，写/移位控制线则必须处于高电平，而且必须给予时间脉冲，每提供一个时间脉冲，向左（或向右）移动一位。
EDA实验报告 触发器及应用及移位寄存器
EDA 实验报告实验目的：1.触发器的工作原理。
2.基本时序电路的VHDL 代码编写。
3.按键消抖电路应用。
4.定制LPM 原件。
5.VHDL 语言中元件例化的使用。
6.移位寄存器的工作原理及应用。
实验要求：1.运用LPM 原件定制DFF 触发器，并调用LPM 定制的DFF 触发器，用VHDL 语言的元件例化实现消抖电路并了解其工作原理。
2. 移位寄存器是用来寄存二进制数字信息且能进行信息移位的时序逻辑电路。
根据移位寄存器存取信息的方式不同可分为串入串出、串入并出、并入串出、并入并出4种形式，并通过数码管显示出来。
实验原理：1.消抖电路由于一般的脉冲按键与电平按键采用机械开关结构，其核心部件为弹性金属簧片。
按键信号在开关拨片与触点接触后经多次弹跳才会稳定。
本实验采用消抖电路消除抖动以获得一个稳定的电平信号。
2.移位寄存器移位寄存器具有左移、右移、并行输入数据、保持及异步清零5种功能。
其中A 、B 、C 、D 为并行输入端，A Q 、B Q 、C Q 、D Q 为并行输出端；SRSI 为右移串行输入端，SLSI 为左移串行输入端；S1、S0为模式控制端；CLRN 为异步清零端；CLK 为时钟脉冲输入端。
实验具体步骤：1.消抖电路(1).用lpm 定制DFF<1>.设置lpm_ff 选择Installed Plug-Ins →Storage →lpm_ff 项；<2>.设置输入data 为1位，clock 为时钟信号，类型为D 型；<3>.添加异步清零和异步置1；其VHDL 语言为：LIBRARY ieee;USE ieee.std_logic_1164.all;LIBRARY lpm;USE lpm.all;ENTITY mydff ISPORT(clock : IN STD_LOGIC ;data : IN STD_LOGIC ;q : OUT STD_LOGIC);END mydff;ARCHITECTURE SYN OF mydff ISSIGNAL sub_wire0 : STD_LOGIC_VECTOR (0 DOWNTO 0);SIGNAL sub_wire1 : STD_LOGIC ;SIGNAL sub_wire2 : STD_LOGIC ;SIGNAL sub_wire3 : STD_LOGIC_VECTOR (0 DOWNTO 0);COMPONENT lpm_ffGENERIC (lpm_fftype : STRING;lpm_type : STRING;lpm_width : NATURAL);PORT (clock : IN STD_LOGIC ;q : OUT STD_LOGIC_VECTOR (0 DOWNTO 0);data : IN STD_LOGIC_VECTOR (0 DOWNTO 0) );END COMPONENT;BEGINsub_wire1 <= sub_wire0(0);q <= sub_wire1;sub_wire2 <= data;sub_wire3(0) <= sub_wire2;lpm_ff_component : lpm_ffGENERIC MAP (lpm_fftype => "DFF",lpm_type => "LPM_FF",lpm_width => 1)PORT MAP (clock => clock,data => sub_wire3,q => sub_wire0);END SYN;(2).VHDL结构式描述顶层--Top level entity xiaodoulibrary ieee;use ieee.std_logic_1164.all;entity xiaodou isport( d_in,clk:in std_logic;clk_out:out std_logic);end xiaodou;architecture xiaodou_arch of xiaodou is component mydff is --元件例化PORT(clock : IN STD_LOGIC ;data : IN STD_LOGIC ;q : OUT STD_LOGIC);END component;signal x,y:std_logic;begindff1:mydff port map(clock=>clk,data=>d_in,q=>x); dff2:mydff port map(clk,x,y);clk_out<=x and (not y);end xiaodou_arch;(3).功能仿真波形：2.移位寄存器(1).74194功能验证电路(2).74194功能仿真结果仿真分析：clrn=1，clk上升时，s为11，移位寄存器并行置数，此时abcd=1010，q_abcd=1010；clrn=0，移位寄存器进行清零，此时有q_abcd=0000；clrn=1，clk上升时，s为01，sl_sr为01，移位寄存器串行右移补1，输出q_abcd=1000；clrn=1，clk上升时，s为01，sl_sr为10，移位寄存器串行右移补0，输出q_abcd=0100；clrn=1，clk上升时，s为10，sl_sr为10，移位寄存器串行左移补1，输出q_abcd=1001；clrn=1，clk上升时，s为10，sl_sr为01，移位寄存器串行左移补0，输出q_abcd=0010。
串行输入并行输出的移位寄存器-EDA仿真
串行输入/并行输出的移位寄存器//功能模块部分module shifter_sipo(data_in,clk,clr,shift_en,data_out); //定义模块名及输入、输出变量parameter size=4; //定义size为常数4input data_in,clk,clr,shift_en; //输入端口output [size:1] data_out; //输出端口reg [size:1] data_out; //输出变量为四位的寄存器型always@(posedge clk) //always过程块[敏感事件列表（时钟上升沿有效）] if(!clr) //如果清零信号不为零data_out='b0; //把二进制0赋给输出端口data_outelse if(shift_en) //如果shift-en不为0begin //串行块data_out=data_out<<1; // data_out左移一位，结果原赋给data_oudata_out[1]=data_in; //把输入端口的值赋给输出端口的第一位endendmodule//测试模块部分module sti_shifter；//测试模块名parameter size=8; //定义size为常数8wire [size:1] data_out; //定义data_out为8位的连线形reg clk,clr,data_in,shift_en; //定义clk,clr,data_in,shift_en为寄存型shifter_sipo sh1(data_in,clk,clr,shift_en,data_out); //调用功能模块defparam sh1.size=size; //对实例sh1的size变量进行重新赋值initial begin // initial过程块clk = 0; //把0赋给变量clkclr = 1; //把1赋给变量clrshift_en=1; // 把1赋给变量shift_endata_in = 0; // 把0赋给变量data_in#10 data_in=1; //10个时间单位后，把1赋给变量data_in#20 data_in=0; //20个时间单位后，把0赋给变量data_in#30 data_in=1; //30个时间单位后，把1赋给变量data_in#40 data_in=0; //40个间单位后，把0赋给变量data_in#50 clr=0; //50个时间单位后，把0赋给变量clr#10 data_in=1; //10个时间单位后，把1赋给变量data_in#20 clr=1; //20个时间单位后，把1赋给变量clr#50 shift_en=0; // 50个时间单位后，把0赋给变量shift_en#40 data_in=0; // 40个时间单位后，把0赋给变量data_in#10 shift_en=1; // 10个时间单位后，把1赋给变量shift_en#40 data_in=1; // 40个时间单位后，把1赋给变量data_in#20 $finish; //20个时间单位后，结束仿真任务end // initial beginalways #5 clk = ~clk; //产生时钟信号always #10 $display ($time," clr=%b shift_en=%b data_in=%b ->data_out=%b",clr,shift_en, data_in, data_out); //每隔10个时间单位，显示输出：当前的仿真时间，变量clr,shift_en, data_in, data_out的值（循环执行）endmodule // stumulus仿真波形图总图2.3。
并行输入串行输出移位寄存器原理
并行输入串行输出移位寄存器原理移位寄存器是一种常见的数字电路元件，用于将数据进行移位操作。
它具有并行输入和串行输出的特点，可以将多个输入同时加载到寄存器中，并按照一定的顺序输出。
本文将介绍并行输入串行输出移位寄存器的原理及其工作方式。
一、移位寄存器的基本原理移位寄存器是由一组触发器组成的，每个触发器都具有数据输入D、时钟输入CLK和数据输出Q。
在并行输入串行输出移位寄存器中，触发器的数据输入D与并行输入数据相连，时钟输入CLK相连，数据输出Q与下一个触发器的数据输入D相连，最后一个触发器的数据输出Q为寄存器的串行输出。
当时钟信号到达时，触发器会将输入数据加载到自身，并将输出作为下一个触发器的输入。
通过多个触发器的串联，数据可以在寄存器中进行移位操作。
当所有输入数据加载完成后，通过寄存器的串行输出可以得到移位后的结果。
二、移位寄存器的工作方式1. 并行输入：将要移位的数据同时输入到寄存器的多个触发器中。
每个触发器都会将输入数据保存到自身。
这样可以实现一次性输入多个数据，提高了数据输入的效率。
2. 串行输出：通过触发器的串行输出将移位后的数据输出。
每当时钟信号到达时，触发器将自身的数据输出，并将输出作为下一个触发器的输入。
这样数据就会从一个触发器传递到下一个触发器，最终得到移位后的结果。
3. 移位操作：通过时钟信号的不断触发，移位寄存器中的数据可以进行移位操作。
每当时钟信号到达，数据会从一个触发器传递到下一个触发器，实现数据的移位。
当所有数据都完成移位后，可以通过最后一个触发器的串行输出得到移位后的结果。
三、应用场景并行输入串行输出移位寄存器常用于串行通信中的数据传输。
在串行通信中，数据需要按照一定的顺序进行传输，而移位寄存器可以实现数据的有序移位，保证数据的正确传输。
例如，在串行通信中，发送端需要将要发送的数据按照一定的格式进行编码，并通过串行方式发送出去。
接收端则需要将接收到的数据进行解码并按照相应的格式进行处理。
并行输入串行输出移位寄存器原理
并行输入串行输出移位寄存器原理以并行输入串行输出移位寄存器原理为标题，下面将详细介绍该原理及其应用。
移位寄存器是一种常用的数字电路元件，可以实现数据的平行输入和串行输出。
它由多个触发器组成，每个触发器都可以存储一个位的信息。
在并行输入时，数据可以同时输入到每个触发器中，而在串行输出时，触发器之间的数据按照一定的顺序传递，从而实现数据的移位。
在移位寄存器中，最常见的是串行输入并行输出的移位寄存器，即数据按照一位一位的顺序输入到移位寄存器中，而输出则可以同时输出多个位的数据。
这种移位寄存器的应用非常广泛，例如在串行通信中，可以使用移位寄存器将并行数据转换为串行数据进行传输，而在显示器中，也可以使用移位寄存器逐行扫描显示像素点。
移位寄存器的工作原理基于触发器的特性。
触发器是一种存储状态的元件，它可以根据时钟信号的变化来改变输出状态。
在移位寄存器中，触发器之间通过时钟信号进行串行数据传输。
当时钟上升沿到来时，触发器将其输入数据更新到输出中，并将原来的输出传递给下一个触发器，从而实现数据的移位。
在移位寄存器中，有两种常见的触发器，分别是D触发器和JK触发器。
D触发器是最简单的触发器，它有一个数据输入端D和一个时钟输入端CLK，当时钟信号发生变化时，D触发器将D端的数据更新到输出端Q中。
而JK触发器是一种更复杂的触发器，它有两个数据输入端J和K，以及一个时钟输入端CLK。
当时钟信号发生变化时，JK触发器根据J和K的值来更新输出端Q。
通过组合不同类型的触发器，可以构建出不同类型的移位寄存器，满足不同的应用需求。
除了串行输入并行输出的移位寄存器外，还有并行输入串行输出的移位寄存器。
这种移位寄存器可以同时输入多个位的数据，并将其串行输出。
在这种移位寄存器中，每个触发器都有一个数据输入端，当时钟信号发生变化时，触发器将输入端的数据更新到输出端，并将原来的输出传递给下一个触发器。
通过这种方式，多个位的数据就可以按照一定的顺序进行移位输出。
单向串行输入、串并行输出移位寄存器
单向串行输入、串并行输出移位寄存器只能沿一个方向（向左或向右）移位的寄存器称为单向移位寄存器。
图1是由D触发器组成的单向移位寄存器。
当移位脉冲上升沿来到后，输入数据移入F1，而每个D触发器的状态移入下一级触发器，F4的状态移出寄存器。
设各触发器初态均为0，输入数据为1011，则经过四个CP移位脉冲之后，1011全部存入寄存器，移位波形图如图1所示。
(a）
（b）
图1 串行输入、串并行输出单向移位寄存器
（a）单向移位寄存器（b）移位波形图
这种移位寄存器的输入方式是串行输入方式。
其特点是要输入的数码依次出现在同一条输入线上，且与时钟脉冲同步，即每输入一个时钟脉冲，输入一位数码。
其输出有并行和串行两种方式。
当加入四个时钟脉冲后，输入数码1011出现于Q1~Q4端，这时可在同一输出指令作用下实现并行输出。
如果继续加入时钟脉冲，则寄存器中的二进制数码将依次在Q3
端输出，且与时钟脉冲同步。
这种输出方式是串行输出方式。
EDA实验4消抖电路的顶层设计和移位寄存器的功能仿真
EDA实验4消抖电路的顶层设计和移位寄存器的功能仿真一、消抖电路的顶层设计：消抖电路的作用是处理来自开关或按钮的电平跳变信号，使得输出信号能够稳定地保持在高电平或低电平状态，从而避免因信号跳动引起的误触发或错误操作。
消抖电路的顶层设计包括输入信号的滤波和输出信号的生成两个主要部分。
输入信号的滤波：在消抖电路的顶层设计中，可以采用滤波电路对输入信号进行滤波处理，以去除短时间内的电平跳动。
常用的滤波电路包括RC滤波器、倒U 型滤波器等。
滤波电路的设计需要根据输入信号的特征和需求进行选择，以实现有效的滤波效果。
输出信号的生成：在消抖电路的顶层设计中，可以采用触发器或门电路等组合逻辑电路来生成稳定的输出信号。
其中，触发器是一种常用的元件，可以根据时钟信号来稳定输出从而消除抖动。
另外，也可以采用门电路来判断输入信号的稳定性，并通过异或门、与门等进行逻辑运算以得到稳定的输出信号。
二、移位寄存器的功能仿真：移位寄存器是一种常用的数字电路模块，主要用于实现数据的移位和存储功能。
在功能仿真中，可以采用Verilog HDL等硬件描述语言来进行仿真。
移位寄存器的主要功能包括数据输入、数据移位、数据输出等。
在功能仿真中，可以通过设置合适的输入数据和时钟信号，观察输出数据的变化情况，验证移位寄存器的功能是否符合设计要求。
以单向移位寄存器为例，其功能仿真的步骤如下：1.设置仿真环境：编写仿真代码，包括移位寄存器的模块声明、端口定义以及时钟信号的生成等。
2.设置输入数据：为移位寄存器的输入端设置合适的数据值，并在仿真代码中对输入进行初始化或赋值。
3.产生时钟信号：根据设计要求，为时钟信号设置合适的频率和波形，使其能够触发移位寄存器的移位操作。
4.运行仿真：根据仿真环境和输入数据，运行仿真过程。
在仿真过程中，需要记录输出端口的值，以便后续分析。
5.分析仿真结果：对仿真结果进行波形图分析，观察输出数据随时间的变化情况。
验证移位寄存器在不同输入条件下的移位和存储功能是否正确。
(Multisim数电仿真)移位寄存器
4位移位寄存器仿真一、实验目的：1. 熟悉移位寄存器的工作原理及调试方法。
2. 掌握用移位寄存器组成计数器的典型应用。
二、实验准备：移位寄存器是一个具有移位功能的寄存器，是指寄存器中所存的代码能够在移位脉冲的作用下依次左移或右移。
既能左移又能右移的称为双向移位寄存器，只需要改变左、右移的控制信号便可实现双向移位要求。
根据移位寄存器存取信息的方式不同分为：串入串出、串入并出、并入串出、并入并出四种形式。
本实验选用的4位双向通用移位寄存器，型号为74LS194，其逻辑符号及引其中，3D 、2D 、1D 、0D 为并行输入端；3Q 、2Q 、1Q 、0Q 为并行输出端；R S 为右移串行输入端；L S 为左移串行输入端；1S 、0S 为操作模式控制端；R C 为直接无条件清零端；CP 为时钟脉冲输入端。
74LS194有5种不同操作模式：并行送数寄存；右移(方向由3Q →0Q )；左移(方向由0Q →3Q )；保持及清零。
1S 、0S 和R C 端的控制作用如表3.10.1所示。
表3.10.1：移位寄存器应用很广，可构成移位寄存器型计数器；顺序脉冲发生器；串行累加器；可用作数据转换，即把串行数据转换为并行数据，或并行数据转换为串行数据等。
把移位寄存器的输出反馈到它的串行输入端，就可进行循环移位，如图3.10.2所示。
把输出端0Q 和右移串行输入端R S 相连接，设初始状态3Q 2Q 1Q 0Q =1000，则在时钟脉冲作用下，3Q 2Q 1Q 0Q 将依次变为0100→0010→0001→1000→……，可见，它是一个具有四个有效状态的计数器，这种类型的计数器通常称为环形计数器。
图3.10.2电路可以由各个输出端输出在时间上有先三、计算机仿真实验内容：1.逻辑功能验证： (1). 并行输入：1). 从电子仿真软件Multisim7基本界面左侧左列真实元件工具条的“TTL ”元件库中调出74LS194；从“Basic ”元件库中调出单刀双掷开关8只；从“Source ”元件库中调出Vcc 和地线，将它们放置在电子平台上。
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串行输入/并行输出的移位寄存器
//功能模块部分
module shifter_sipo(data_in,clk,clr,shift_en,data_out); //定义模块名及输入、输出变量parameter size=4; //定义size为常数4
input data_in,clk,clr,shift_en; //输入端口
output [size:1] data_out; //输出端口
reg [size:1] data_out; //输出变量为四位的寄存器型
always@(posedge clk) //always过程块[敏感事件列表（时钟上升沿有效）] if(!clr) //如果清零信号不为零
data_out='b0; //把二进制0赋给输出端口data_out
else if(shift_en) //如果shift-en不为0
begin //串行块
data_out=data_out<<1; // data_out左移一位，结果原赋给data_ou
data_out[1]=data_in; //把输入端口的值赋给输出端口的第一位
end
endmodule
//测试模块部分
module sti_shifter；//测试模块名
parameter size=8; //定义size为常数8
wire [size:1] data_out; //定义data_out为8位的连线形
reg clk,clr,data_in,shift_en; //定义clk,clr,data_in,shift_en为寄存型shifter_sipo sh1(data_in,clk,clr,shift_en,data_out); //调用功能模块
defparam sh1.size=size; //对实例sh1的size变量进行重新赋值initial begin // initial过程块
clk = 0; //把0赋给变量clk
clr = 1; //把1赋给变量clr
shift_en=1; // 把1赋给变量shift_en
data_in = 0; // 把0赋给变量data_in
#10 data_in=1; //10个时间单位后，把1赋给变量data_in
#20 data_in=0; //20个时间单位后，把0赋给变量data_in
#30 data_in=1; //30个时间单位后，把1赋给变量data_in
#40 data_in=0; //40个间单位后，把0赋给变量data_in
#50 clr=0; //50个时间单位后，把0赋给变量clr
#10 data_in=1; //10个时间单位后，把1赋给变量data_in
#20 clr=1; //20个时间单位后，把1赋给变量clr
#50 shift_en=0; // 50个时间单位后，把0赋给变量shift_en
#40 data_in=0; // 40个时间单位后，把0赋给变量data_in
#10 shift_en=1; // 10个时间单位后，把1赋给变量shift_en
#40 data_in=1; // 40个时间单位后，把1赋给变量data_in
#20 $finish; //20个时间单位后，结束仿真任务
end // initial begin
always #5 clk = ~clk; //产生时钟信号
always #10 $display ($time," clr=%b shift_en=%b data_in=%b ->data_out=%b
",clr,shift_en, data_in, data_out); //每隔10个时间单位，显示输出：当前的仿真时间，变量clr,shift_en, data_in, data_out的值（循环执行）
endmodule // stumulus
仿真波形图
总图
2.
3。