数字逻辑易错点

数字逻辑易错点

基础

1、卡诺图化简注意四个角。

2、卡诺图的最高位在左侧！！（P16）

3、卡诺图得到和之积形式的化简函数，注意：

（1）圈零；（2）卡诺图表头中取0的变量写成原变量，取1的写成反变量。

4、特定给逻辑电路实现函数，使用笔记的转化。

5、卡诺图运算：

（1）包含0重心不包含1重心的质蕴涵，表达式为反变量；

（2）包含1重心不包含0重心的质蕴涵，表达式为原变量；、

（3）都不包含的，原、反变量均有。

应用：目标函数要求原变量，“与非”“或非”形式表达（P25）。化简需要交换律。

6、阻塞法：卡诺图与运算（P24，P28）。

7、现实不可能出现的情况（无效状态、无关项、约束项、禁止项），用任意项d表示。

8、约束方程（P27）。

9、异或函数：棋盘格；理解记忆：0号方格总是为0。

10、变量合并后的异或函数：

（1）由方格0的值确定异或、同或；

（2）对称消除变量。

（3）类似棋盘格（异或同或、合并，阻塞法）难以将卡诺圈画大。

11、多输出函数的化简：公共质蕴涵，表格法。

12、影射变量卡诺图

（1）低位变量或出现最少的变量，；

（2）画出函数的真值表；

（3）画出影射变量卡诺图。

组合电路分析

13、半加器

14、全加器

15、译码器BIN/OCT

16、数据选择器MUX

17、优先编码器HPRI/BIN（内部逻辑的非）

（1）nYx表示选通输出端：表示电路选通又有某个输入发生；

（2）可以通过扩展输出端和控制端来扩展编码范围：前一级的扩展输出端nEx连到后一级的选通输入端。

组合电路设计

18、组合逻辑电路的设计方法

（1）列出真值表（注：对不确定输入或任意态做出正确的处理，置为d或0）

（2）卡诺图化简（注：注意输入端是否允许出现反变量，和对于门电路的限制，多输出等）在做出卡诺图之前最好先看一看输出和输入有什么关系，有时候

19、尽可能小的延迟：在积之和、和之积的表达式可以用两级门电路得到解决，延迟相对小。

20、格雷码：只有一位数码发生改变。可以避免冒险现象。（如果要徒手写格雷码的话，利

用对称补0和1的方法。）

21、（P54）实用的卡诺图化简方法：

（1）在对称化简的时候，要注意将要被消去的项的另一项是不是与图对应的，即图相同的时候，输入一个相同，另一个相反；

（2）四个重复对称&普通对称（注：有1、2一组，2、3一组的。）；

（3）行列分别看对称；

（4）别忘了最普通的异或！！

22、复用：将部分输出作为其他部分输出的中间输入，以化简电路。

23、功能组合电路：使用功能选择端S改变输入的选择端，通过2选1的电路实现功能转换。

组合逻辑电路模块构成组合电路

24、数据选择器

（1）2n选1数据选择器可以实现一个包含n+1输入变量的逻辑函数；

（2）找到一个在输出函数中只以原变量形式出现的输入，将这个变量作为数据选择器的数据输入，就可以避免增加非门；

（3）如果选择输入端的变量在函数中被化简了的话，可以乘a+na；

注：（P60）的题目给出函数可以再次利用卡诺图或公式化简。

25、译码器

（1）2n个输出的译码器同其他逻辑门结合可以产生一个具有n个输入的逻辑函数；（2）考虑到外部输出是内部的“非”，使用反演定理可以将最小项的和化成与非门形式输出；

（3）数据选择器只能产生一个输出函数，而译码器可以产生多个输出函数（在事件中选择所需要的来搭配与非门）。

数字运算电路设计

26、加法器

（1）串行进位加法器：迭代设计的例子，但是降低系统速度；

（2）超前进位（并行处理）；

（3）改进：多级迭代的方法。

27、减法器

（1）有符号数表示一个负数的时候，采用补码形式表示。补码，将原数取反再加1（抛弃进位）；

（2）（P67）加减器：控制信号利用异或门实现取原变量和反变量。超神奇的方法！28、乘法器

二进制相乘与十进制相乘相似，最后可以得到乘法的迭代单元。

29、除法器（没看）

30、数据比较器

（1）迭代单元真值表包括输入、辅助输入、辅助输出；

（2）四位：考虑公共质蕴涵，COMP。

31、算数逻辑单元（没看）

组合逻辑电路中的竞争-冒险

1、竞争-冒险现象及其成因

竞争：两个输入信号“同时”向相反的逻辑电平跳变的现象。

冒险：由于竞争而产生的毛刺信号。（门电路有延迟。）

2、检查竞争-冒险（静态冒险）现象的方法

注：只适用于一个输入变量发生改变的情况

（1）代数化简法

其他变量不改变，即设为1或0。逻辑函数可以化简为A、nA的函数（无论与、或、与非、或非等）。

（2）卡诺图法：相切。

（3）计算机

（4）实验

动态冒险：低-高-低-高，高-低-高-低。

3、消除竞争-冒险的方法

（1）接入电容：尖峰脉冲窄，滤波电容的存在使其无法产生峰值；

（2）修改逻辑设计（适用范围有限）：增加冗余项（卡诺图中增加包含相切线的卡诺圈）；（3）引入选通脉冲S（可以消除所有冒险，包括动态和静态）：S的高电平出现在电路达到稳定之后。

注：正常输出信号将变成脉冲信号，且它们的宽度与选通脉冲相同。

触发器的基本逻辑类型及其状态

1、触发器和锁存器

触发器：由时钟信号触发引起输出状态改变，并且在下一次被触发之前始终不会改变的器件。锁存器：输出状态不是由时钟信号触发，或者虽然由时钟信号触发但在时钟信号的某个电平下输出会随着输入改变而改变的器件。

2、RS触发器

R:reset=1 Q=0, S:set=1 Q=1.

输入端的逻辑非符号表示在方框外部的输入时逻辑0有效，而在方框内部，都是逻辑1有效。

3、JK触发器

4、D触发器

5、T触发器

6、4种触发器的相互转换

触发器的电路结构与工作原理

1、D锁存器（同步）

将RS锁存器构成D锁存器。锁存状态为CP从1到0转变时刻输入D的状态。

输入输出关系似乎“透明”，称为透明锁存器。

JK锁存器（同步）

注意转变过程，就是变量的代换。

JK=11，不能确定输出状态。（没看懂3tpd?）

2、主从触发器：有输出限定符号反应延迟情况。

RS主从触发器

（1）将两个同步RS触发器串联起来构成主从型RS触发器；

（2）在整个时钟脉冲的周期内输出状态保持不变；

（3）输出的状态变化发生在CP脉冲由1-0的瞬间。

（4）SR不能同时为1；

（5）输出不完全取决于CP脉冲下降沿时刻的激励输入，如激励为00时。