8数据选择器和数据分配器
第十八讲 数据选择器与分配器
组合逻辑电路
CC14539 数据选择器 1 真值表
输 入 输出 1ST A1 A0 1D3 1D2 1D1 1D0 1Y 使能端低电平有效 1 ×× × × × × 0 0 0 0 × × × 0 0 1D0 0 0 0 × × × 1 1 1ST = 1 时，禁止数据 选择器工作，输出 1Y = 0。 0 0 1 × × 0 × 0 1D 0 0 1 × × 1 ×1 1 0 1 0 × 0 × ×0 1D2 1ST = 0 时，数据选择 0 1 0 × 1 × ×1 器工作。输出哪一路数据 0 1 1 0 × × ×0 1D 由地址码 A1 A0 决定。 0 1 1 1 × × ×1 3
一路输入
D
Y0 Y Y11= D Y2 Y3
多路输出
地址码输入
A1 0
A0 1
EXIT
组合逻辑电路
二、数据选择器的逻辑功能及其使用
1.
8 选 1 数据选择器 CT74LS151
Y ST Y 互补输出端 8 路数据输入端
使能端，低 电平有效
地址信号 输入端
ST A2 CT74LS151 A1 A0 D0D1 D2 D3 D4 D5 D6 D7
0 1 Y = A2A1A0D0 + A20 1A0D1 + A Y = A2A1A0D0 + A2A1A0D1 + 1 0 A2A1A0D2+ A20 1A0D3+ A A2A1A0D2+ A2A1A0D3+ 0 A2A1A0D4+ A20 1A0D5+ A A2A1A0D4+ A2A1A0D5+ 0 A2A1A0D6+ A20 1A0D7 A A2A1A0D6+ A2A1A0D7
数电 (15)
A2A1A0D3 mi Di
i 0
7
八选一MUX的功能表 使能 输入 EN 1 0 0 0 0 输 入 输出 使能 输入 EN 0 0 0 0 输 入 A2 1 1 1 1 A1 0 0 1 1 A0 0 1 0 1 输出 Y D4 D5 D6 D7
A2 Ø 0 0 0 0
A1 Ø 0 0 1 1
D3～D0 ：数据输入端；
四选一
Y
EＮ：使能端； Y：输出端；
简化逻辑符号
A0 A1 D0
四选一
Y
四选一MUX的逻辑表达式
D1 D 2 M UX D3 EN
EN = 1, Y = 0 ;
EN = 0, Y = A1A0D0+ A1A0D1+ A1A0D2 + A1A0D3
mi Di
i 0
F Y 比较两卡诺图，若A、B、C分别接A2、A1、A0， 再令D0 =D1= D2 = D3 = D5 ，D4 =D6 =D7 =1，则
Y=F，相应的电路图如下所示：
C B A
V CC
EN A0 A1 A2 D0 D1 7 41 51 Y D2 D3 D4 D5 D6 D7
F
A对应最高位权
注意：用数据选择器实现逻辑函数时，输入变量 的高低位与地址端高低位的对应关系
0 1 0 0 1 0 1 1
0 0 1 0 1 1 0 1
1 0 0 1 0 0 0 0
0 1 0 1 0 0 0 0
0 0 1 0 1 1 0 1
2. 数据比较器的扩展 (1) 串联方式
A0 A1 A2 A3 0 1 0 B 0 B1 B2 B3 A0 A1 A2
A 3
7 48 5 F A>B
注电考试最新版教材-第34讲 第十九章基本逻辑电路(二)及第二十章中规模集成组合电路
一、4选1数据选择器
由地址码决定从４路输入中选择哪１路输出。
（1）真值表如下图：
（2）逻辑图
（3）集成数据选择器：CC14539
CC14539为CMOS双4选1数据选择器。
二、8选1数据选择器
1、真值表
2、逻辑功能
ST＝1时，选择器被禁止，无论地址码是什么，Y总是等于0
3、集成8选1数据选择器：74LS151
逻辑功能图和引脚排列图如下：
数据分配器
在数字系统和计算机中，为了减少传输线，经常采用总线技术，即在同一条线上对多路数据进行接收或传送。
用来实现这种逻辑功能的数字电路就是数据选择器和数据分配器。
数据分配器能把一个输入数据有选择地分配给任一个输出通道。
分配器通常只有一个数
据输入端，而有M个数据输出端。
如将译码器的使能端作为数据输入端，二进制代码输入端作为地址信号输入端使用时，则译码器便成为一个数据分配器。
如由74LS138构成的1路-8路数据分配器如右图。
应用举例：数据分配器和数据选择器一起构成数据分时传送系统
补充：组合逻辑电路中的竞争冒险
竞争冒险现象及其产生的原因
一、概念
同一个门的输入信号，由于它们在此前通过不同数目的门，经过不同长度导线的到达门输入端的时间会有先有后，这种现象称为竞争。
逻辑门因输入端的竞争而导致输出产生不应有的尖峰干扰脉冲（又称过渡干扰脉冲）的现象，称为冒险。
或：在组合电路中，当输入信号的状态改变时，输出端可能会出现不正常的干扰信号，使电路产生错误的输出，这种现象称为竞争冒险。
产生竞争冒险的原因：主要是门电路的延迟时间产生的。
数电习题3
习题三【试题3-1】 用74LS138设计一个能对32地址译码的译码电路。
【解题方法指导】构成32地址译码系统需要用4片74LS138译码器。
32地址对应5位二进制地址码A 4A 3A 2A 1A 0，低三位地址A 2A 1A 0为每一片译码器提供8个低位地址，高位地址A 4A 3作为译码器的使能信号。
A 4A 3=00时，74138-1译码输出；A 4A 3=01时，74138-2译码输出；A 4A 3=10时，74138-3译码输出；A 4A 3=11时，74138-4译码输出。
A 4A 3可以用2/4线译码器译码，为74138-1～74138-4提供使能信号。
考虑到74138有多个使能端；可利用使能端本身的译码功能。
由于74138只有一个高电平有效的使能端，所以A 4中A 3要有一个反相后接低电平有效的使能端，使A 4A 3=11时，74138-4译码输出。
【解答】能实现32地址译码的译码系统之一如图3-53所示。
图3-53 74138实现32地址译码【试题3-2】用74138和74151组成图3-54所示16通道数据传输系统，可将任一输入通道的输入数据从任一输出通道输出。
图3-54【解题方法指导】本题实质是将8通道数据选择器和8通道数据分配器扩展为16通道。
八选一数选器74151只有一个使能端，所以要用一个反相器使两片74151分别使能。
八通道数据分配器74138有三个使能端，一片74138用高电平使能，另一片74138则用低电平使能，剩余一个低电平使能端作为数据输入端。
因为，低电平使能端作为数据输入端，输入输出数据同相，所以，74151用高电平输出有效的输出端Y 。
Y 24～Y 31 A Y 8～Y 15 A I I 1 I Y 0Y 1Y 1【解答】能实现16通道数据传输系统之逻辑图如图3-55所示。
图3-55【试题3-3】用一片74LS48实现三位十进制数动态扫描显示。
【解题方法指导】图3-18中用三片7448实现三位十进制数动态扫描显示，选通信号ST 作为灭灯输入BI 。
数字逻辑期末复习题
一、选择题（每小题2分，共20分）1． 八进制（273）8中，它的第三位数2 的位权为___B___。
A ．(128)10 B ．(64)10 C ．(256)10 D ．(8)102. 已知逻辑表达式C B C A AB F ++=，与它功能相等的函数表达式_____B____。
A ．AB F = B ．C AB F +=C ．C A AB F +=D ． C B AB F +=3. 数字系统中，采用____C____可以将减法运算转化为加法运算。
A ． 原码B ．ASCII 码C ． 补码D ． BCD 码4．对于如图所示波形,其反映的逻辑关系是___B_____。
A ．与关系B ． 异或关系C ．同或关系D ．无法判断5． 连续异或1985个1的结果是____B_____。
A ．0 B ．1 C ．不确定 D ．逻辑概念错误6. 与逻辑函数D C B A F +++= 功能相等的表达式为___C_____。
A ． D CB A F +++=B ．D C B A F +++= C ． D C B A F = D ．D C B A F ++=7．下列所给三态门中，能实现C=0时，F=AB ；C=1时，F 为高阻态的逻辑功能的是____A______。
_____D_____。
_____A_____。
C ． 加法器 5”，则译码器输出a ～g 应为____C______。
A ． 0100100B ．1100011C ． 1011011D ．0011011分） 对应的电压范围是。
N 2____个输出端。
对于每、_T_等四种类型。
D=__0_____。
17.请写出描述触发器逻辑功能的几种方式___特性表、特性方程、状态图、波形图_________。
18.多个集电极开路门（OC 门）的输出端可以 _____线与_______。
触发器的特性方程是___n n Q T Q ⊕=+1_____,当T=1时,特性方程为___n n Q Q =+1_____,这时触发器可以用来作___2分频器_____。
数字电路判断题
0000070800、取样－保持器按一定取样周期把时域上连续变化的信号变为时域上离散变化的信号。
（）。
（a）正确（b）错误答案：a0000010801、TTL与非门的多余输入端可以接固定高电平。
（）。
（a）正确（b）错误答案：a0000010802、当TTL与非门的输入端悬空时相当于输入为逻辑1。
（）。
（a）正确（b）错误答案：a0000010803、普通的逻辑门电路的输出端不可以并联在一起，否则可能会损坏器件。
（）。
（a）正确（b）错误答案：a0000010804、两输入端四与非门器件74LS00与7400的逻辑功能完全相同。
（）。
（a）正确（b）错误答案：a0000010805、CMOS或非门与TTL或非门的逻辑功能完全相同。
（）。
（a）正确（b）错误答案：a0000010806、三态门的三种状态分别为：高电平、低电平、不高不低的电压。
（）。
（a）正确（b）错误答案：b0000010807、TTL集电极开路门输出为１时由外接电源和电阻提供输出电流。
（）。
（a）正确（b）错误答案：a0000010808、一般TTL门电路的输出端可以直接相连，实现线与。
（）。
（a）正确（b）错误答案：b0000010809、 CMOS OD门（漏极开路门）的输出端可以直接相连，实现线与。
（）。
（a）正确（b）错误答案：a0000010810、TTL OC门（集电极开路门）的输出端可以直接相连，实现线与。
（）。
（a）正确（b）错误答案：a0000020811、逻辑变量的取值，１比０大。
（）。
（a）正确（b）错误答案： b0000020812、异或函数与同或函数在逻辑上互为反函数。
（）。
（a）正确（b）错误答案：a0000020813、若两个函数具有相同的真值表，则两个逻辑函数必然相等。
（）。
（a）正确（b）错误答案：a0000020814、因为逻辑表达式A+B+AB=A+B成立，所以AB=0成立。
（）。
（a）正确（b）错误答案： b0000020815、若两个函数具有不同的真值表，则两个逻辑函数必然不相等。
东师《数字电路与数字逻辑16秋在线作业2
东师《数字电路与数字逻辑16秋在线作业2东北师范⼤学东师数字电路与数字逻辑16秋在线作业2⼀、单选题（共10 道试题，共30 分。
）1. 同步时序电路和异步时序电路⽐较,其差异在于后者()A. 没有触发器B. .没有统⼀的时钟脉冲控制C. 没有稳定状态D. 输出只与内部状态有关正确答案：2. 在布尔逻辑中，每个逻辑变量的取值只有（）种可能。
A. 1B. 2C. 3D. 4正确答案：3. GAL的中⽂全称是（）A. 通⽤阵列逻辑B. 现场可编程门阵列C. 可编程逻辑阵列D. 可编程阵列逻辑正确答案：4. ⼀位8421BCD码计数器⾄少需要()个触发器A. 3B. 4C. 5D. 10正确答案：5. 2421码110010111110转换为⼗进制数是：()A. 26.48B. 23.84C. 65.286. 寄存器是⽤来暂存数据的()部件。
A. 物理B. 物理和逻辑C. 逻辑正确答案：7. 随机存储器具有（）功能A. 读/写B. ⽆读/写C. 只读D. 只写正确答案：8. 随机存储器具有（）功能A. 读/写B. ⽆读/写C. 只读D. 只写正确答案：9. 在使⽤多⽚DAC0832 进⾏D/A 转换，并分别输⼊数据的应⽤中，它的两极数据锁存结构可以（）A. 保证各模拟电压能同时输出B. 提⾼D/A转换速度C. 提⾼D/A 转换速度D. 增加可靠性正确答案：10. 触发器可以记忆（）位⼆值信号。
A. 1B. 2C. 4D. 8正确答案：数字电路与数字逻辑16秋在线作业2⼆、多选题（共10 道试题，共30 分。
）B. 画出表⽰该逻辑式的卡诺图C. 找出可以合并的最⼩项D. 选取化简后的乘积项。
正确答案：2. ROM的⼀般结构由哪⼏部分组成（）A. 地址译码器B. 指令译码器C. 存储矩阵D. 读出电路正确答案：3. 进程语句的组成部分有（）A. 敏感表B. 进程C. 结束D. 实体正确答案：4. PLS2000与3000系列中基本逻辑单元与PLS1000系列不同之处是（）A. 全局时钟结构B. I/O单元C. 输出使能结构D. 输出布线池结构正确答案：5. 为了消除电平异步时序电路中反馈回路间的临界竞争，状态编码时通常采⽤( )的⽅法。
数据选择器组合控制电路设计习题解答习题解答
任务6.3互补接入数据选择器组合控制电路设计习题解一、测试（一）判断题1.在N位数据选择器，如4选1数据选择器(如CT54LS153)，表示从4路输入数据中各选择1路数据进行传输。
答案：T解题：在N位数据选择器，如4选1数据选择器(如CT54LS153)，表示从4路输入数据中各选择1路数据进行传输。
2.数据选择器用以将一个输入数据分配到多个指定输出端上的电路。
答案：F解题：是数据分配器功能。
3.数据选择器和数据分配器刚好相反，他是从输入的多个数据中选择其中一路。
答案：T解题：数据选择器和数据分配器刚好相反，他是从输入的多个数据中选择其中一路。
4、在数据选择器中，通常用地址输入信号来完成挑选数据的任务。
答案：T解题：在数据选择器中，通常用地址输入信号来完成挑选数据的任务。
5. 一个4选1的数据选择器，应有4地址输入端，一个8选1的数据选择器，应有8地址输入端。
答案：F解题：一个4选1的数据选择器，应有2地址输入端，一个8选1的数据选择器，应有3个地址输入端。
6、数据分配器的逻辑功能是从2n个输入信号中选择一个送到唯一输出端；数据选择器的逻辑功能是根据地址信号的要求将公共总线上的一路输入数据分配到指定输出通道上去。
答案：F解题：数据选择器的逻辑功能是从2n个输入信号中选择一个送到唯一输出端；数据分配器的逻辑功能是根据地址信号的要求将公共总线上的一路输入数据分配到指定输出通道上去。
7、数据选择器74LS153是一个4选1数据选择器。
当输入信号D3D2D1D0分别为1000时，输出为1，那么地址信号A1、A0(A1高位)为00。
答案：F解题：地址信号A1、A0(A1高位)为11。
8、数据选择器74LS151是一个8选1数据选择器。
当输入信号D7~D0分别为10001000时，输出为1，那么地址信号A2A1A0(A2高位)可能的是111。
答案：T解题：地址信号A2A1A0(A2高位)可能的是111，或011.9、数据选择器74LS151是一个8选1数据选择器。
数据选择器及数据分配器PPT课件
输出逻辑函数：本位和Si，向相邻高位的进位数为Ci
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Ai
Bi
Ci1
Si
Ci
0
0
0
0
0
0
0
0
1
1
1
0
0
1
0
0
1
1
0
1
1
0
1
0
0
1
0
1
0
1
1
1
0
0
1
1
1
1
1
1
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（2）写出输出逻辑函数表达式 Si Ai BiCi1 Ai Bi Ci1 Ai Bi Ci1 Ai BiCi1
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2．数据选择器CT74LS151的真值表
使能端
A2
1
×
0
0
0
0
0
0
0
0
0
1
0
1
0
1
0
1
A1
A0
Y
×
×
0
0
0
D0
0
1
D1
1
0D211源自D300D4
0
1
D5
1
0
D6
1
1
D7
第5页/共19页
3．输出逻辑函数：
Y ( A2 A1 A0D0 A2 A1 A0D1 A2 A1 A0D2 A2 A1 A0D3 A2 A1 A0D4 A2 A1A0D5 A2 A1 A0D6 A2 A1A0D7 )ST
多路数据分配器的功能正好和数据选择器的相反， 它是根据地址码的不同，将一路数据分配到相应 的一个输出端上输出。
电子教案《数字电子技术》(邱寄帆)教学资源 第6章习题及答案
1．下列表达式中不存在竞争冒险的有。
A.Y= +ABB.Y=AB+ C C.Y=AB +AB D.Y=(A+ )A
2．若在编码器中有50个编码对象，则要求输出二进制代码位数为位。
A.5B.6C.10 D.50
3.一个16选一的数据选择器，其地址输入（选择控制输入）端有个。
A.1 B.2C.4 D.16
6-7图T6-7是用两个555定时器接成的延迟报警器。当开关S断开后，经过一定的延迟时间后扬声器开始发出声音。如果在延迟时间内S重新闭合，扬声器不会发出声音。在图中给定的参数下，试求延迟时间的具体数值和扬声器发出声音的频率。图中的G1是CMOS反相器，电源电压为12V。
图T6-7
图T6-3
6-4图T6-4所示电路为可控多谐振荡器，已知tW等于振荡器输出脉冲周期的5倍，请对应uk画uO1和uO2的波形。
图T6-4
6-5试构成一个如图6-23所示的RC环形振荡器电路，要求振荡器输出信号的频率为1kHZ，请估算R和C的数值。若要求振荡频率为1HZ，则R和C又该为多少？
6-6试用555定时器构成一个单稳态电路，要求输出脉冲幅度≥10V，输出脉冲宽度在1~10s范围内连续可调。
A.1B.2C.3D.4E.8
8．在下列逻辑电路中，不是组合逻辑电路的有。
A.译码器B.编码器C.全加器D.寄存器
9．八路数据分配器，其地址输入端有个。
A.1B.2C.3D.4E.8
10．组合逻辑电路消除竞争冒险的方法有。
A.修改逻辑设计B.在输出端接入滤波电容
C.后级加缓冲电路D.屏蔽输入信号的尖峰干扰
A.二进制译码器B.数据选择器C.数值比较器D.七段显示译码器
《数字电路》练习题
《数字电路》练习题一、填空题1.数字电路按照是否有记忆功能通常可分为两类：组合逻辑电路、时序逻辑电路。
2.逻辑函数有四种表示方法，它们分别是真值表、逻辑表达式、逻辑图和卡诺图。
3.时序逻辑电路在某一时刻的输出状态不仅取决于当时的输入信号，还与电路原来的状态有关。
4.三态门的三种状态是指输出的低电平状态、高电平状态、高阻状态。
5.（10110010.1011）2=（262.54 ）8=（B2.B ）16。
6.，Y= A 。
7.根据__反演_____律可得AB=A+B。
8.数据选择器和数据分配器的功能正好相反，互为逆过程。
9.JK触发器的输入J=K 时就转换为T触发器。
10.根据逻辑代数中的代入规则，在任何逻辑等式两边所有出现某一变量的地方都代之以__一个逻辑函数，等式仍然成立。
11.优先编码器具有对优先级高的信号进行优先编码的特性。
12.基本逻辑运算有__与__、或、非3种。
13.描述逻辑函数各个变量取值组合和函数值对应关系的表格叫真值表。
14.函数Y=AB+AC有3个输入变量，则Y的最小项表达式为________。
15.能够将1个输入数据，根据需要传送到m个输出端的任何一个输出端的电路叫_数据分配器___。
16.对于T触发器，当T=__0___时，触发器处于保持状态。
17.(48.5)10=(_1001000.0101__)8421BCD。
18.OC门称为集电极开路门，多个OC门输出端并联到一起可实现线与功能。
19.对共阳接法的发光二极管数码显示器，应采用___低____电平驱动的七段显示译码器。
20.同步时序电路具有同一个时钟CP控制。
21.N个触发器可以构成能寄存___N____位二进制数码的寄存器。
22.JK触发器的特性方程为：。
23.组合逻辑电路的输出仅仅只与该时刻的输入有关，而与电路原先状态无关。
24.一个四选一数据选择器，其地址选择信号有2 个。
25.将2014个“1”异或起来得到的结果是0 。
数据选择器数据分配器
输入
S A2 A1 A0
1 ××× 0 000 0 001 0 010 0 011 0 100 0 101 0 110 0 111
输出
YY
01 D0 D0 D1 D1 D2 D2 D3 D3 D4 D4 D5 D5 D6 D6
D7 D7
三、数据选择器的扩展
例：将两片74LS151连接成一个十六选一的数据选择器。
– 真值表如下：
D A1 A0 Y0 Y1 Y2 Y3 D0 0 D0 0 0 D0 1 0 D0 0 D1 0 0 0 D0 D1 1 0 0 0 D
–逻辑表达式及逻辑图
Y 0 A1 A0D Y1 A1A0D Y 2 A1 A0D Y 3 A1A0D
本章小结
1．组合逻辑电路的特点是：电路任一时刻的
• 一、1路-4路数据分配器：
• （一）逻辑抽象：
– 输入信号：1路输入数据，用D表示； 2个输入控制信号，A0，A1表示；
– 输出信号：4个数据输出端， 用Y0，Y1，Y2，Y3表示。
– 选择控制信号A1，A0状态约定
• 当A1A0=00时，选中输出端Y0 • 当A1A0=01时，选中输出端Y1 • 当A1A0=10时，选中输出端Y2 • 当A1A0=11时，选中输出端Y3
Y A1 ' A0 ' D0 A1 ' A0D1 A1A0 ' D2 A1A0D3 两者相等的条件是A1 A，A0 C，D0 0，D1 B，D2 B，D3 1
• 4.画连线图 • 按降C排列
数据分配器
• 数据分配器：能够将一个输入数据，根据需要传送到m
个输出端的其中任何一个进行输出的电路，也叫多路分配 器，功能和数据选择器相反。（发牌）
数电习题3
,习题三【试题3-1】 用74LS138设计一个能对32地址译码的译码电路。
【解题方法指导】构成32地址译码系统需要用4片74LS138译码器。
32地址对应5位二进制地址码A 4A 3A 2A 1A 0，低三位地址A 2A 1A 0为每一片译码器提供8个低位地址，高位地址A 4A 3作为译码器的使能信号。
A 4A 3=00时，74138-1译码输出；A 4A 3=01时，74138-2译码输出；A 4A 3=10时，74138-3译码输出；A 4A 3=11时，74138-4译码输出。
A 4A 3可以用2/4线译码器译码，为74138-1～74138-4提供使能信号。
考虑到74138有多个使能端；可利用使能端本身的译码功能。
由于74138只有一个高电平有效的使能端，所以A 4中A 3要有一个反相后接低电平有效的使能端，使A 4A 3=11时，74138-4译码输出。
【解答】能实现32地址译码的译码系统之一如图3-53所示。
》图3-53 74138实现32地址译码《【试题3-2】用74138和74151组成图3-54所示16通道数据传输系统，可将任一输入通道的输入数据从任一输出通道输出。
；图3-54【解题方法指导】本题实质是将8通道数据选择器和8通道数据分配器扩展为Y 24～Y 31A 3Y 8～Y 15A 4I I 1 I Y 0Y 1~Y16通道。
八选一数选器74151只有一个使能端，所以要用一个反相器使两片74151分别使能。
八通道数据分配器74138有三个使能端，一片74138用高电平使能，另一片74138则用低电平使能，剩余一个低电平使能端作为数据输入端。
因为，低电平使能端作为数据输入端，输入输出数据同相，所以，74151用高电平输出有效的输出端Y 。
【解答】能实现16通道数据传输系统之逻辑图如图3-55所示。
\：图3-55【试题3-3】用一片74LS48实现三位十进制数动态扫描显示。
数电各章复习题及答案.
第1章逻辑代数基础一、选择题（多选题）1．以下代码中为无权码的为。
A. 8421BCD码B. 5421BCD码C. 余三码D. 格雷码2．一位十六进制数可以用位二进制数来表示。
A. １B. ２C. ４D. 163．十进制数25用8421BCD码表示为。
A.10 101B.0010 0101C.100101D.101014．与十进制数（53.5）10等值的数或代码为。
A.(0101 0011.0101)8421BCDB.(35.8)16C.(110101.1)2D.(65.4)85.与八进制数(47.3)8等值的数为：A. (100111.011)2B.(27.6)16C.(27.3 )16D. (100111.11)26.常用的B C D码有。
A.奇偶校验码B.格雷码C.8421码D.余三码7.与模拟电路相比，数字电路主要的优点有。
A.容易设计B.通用性强C.保密性好D.抗干扰能力强8. 逻辑变量的取值１和０可以表示：。
A.开关的闭合、断开B.电位的高、低C.真与假D.电流的有、无9．求一个逻辑函数F的对偶式，可将F中的。
A .“·”换成“+”，“+”换成“·”B.原变量换成反变量，反变量换成原变量C.变量不变D.常数中“0”换成“1”，“1”换成“0”E.常数不变10. A+BC= 。
A .A+B B.A+C C.（A+B）（A+C） D.B+C11.在何种输入情况下，“与非”运算的结果是逻辑0。
A．全部输入是0 B.任一输入是0 C.仅一输入是0 D.全部输入是112.在何种输入情况下，“或非”运算的结果是逻辑0。
A．全部输入是0 B.全部输入是1 C.任一输入为0，其他输入为1 D.任一输入为113.以下表达式中符合逻辑运算法则的是。
A.C·C=C2B.1+1=10C.0<1D.A+1=114. 当逻辑函数有n个变量时，共有个变量取值组合？A. nB. 2nC. n2D. 2n15. 逻辑函数的表示方法中具有唯一性的是。
数字电子技术基础项目二8路抢答器电路的设计与调试
8路抢答器电路的设计与调试
图2-16 七段发光二极管显示器符号和电路图
8路抢答器电路的设计与调试
2.显示译码器
驱动共阴极显示器需要输出为高电平有效的显示 译码器，而共阳极显示器则需要输出为低电平有效的 显示译码器。表2-9给出了常用的7448七段发光二极 管显示译码器功能表。
8路抢答器电路的设计与调试
8路抢答器电路的设计与调试
图2-18 四选一数据选择器功能示意图
8路抢答器电路的设计与调试
1)74LS151集成电路数据 选择器
74LS151是常用的集成八选一 数据选择器，它有3个地址输入端 A2、A1、A0，可选择D0～D8共8
端，同相输出端Y和反相输出端 W。其引脚图如图2-19所示，功 能表见表2-10。该电路的输入使 能端G为低电平有效。
图2-14 例2-2的逻辑接线图
8路抢答器电路的设计与调试
二、二-十进制译码器
二-十进制译码器的功能是将8421BCD码0000～1001转换为 对应0～9十进制代码的输出信号。这种译码器应有4个输入端， 10个输出端，它的功能表见表2-8。其输出为低电平有效。
表2-8中左边是输入的8421码，右边是译码输出。输入端 的高低位排列顺序由高到低为A3～A0。输入的8421码中1010～ 1111共6种状态没有使用，是无效状态，在正常工作状态下不 会出现，化简时可以作为随意项处理。实际二-十进制译码器 集成电路芯片在使用时，输入端输入无效代码时，译码器不予 响应。
8路抢答器电路的设计与调试
知识 链接
把二进制代码按一定规律编排，使每 组代码具有特定含义(如代表某个数或者某 个控制信号)称为编码，实现编码逻辑功能的 电路称为编码器。
8路抢答器电路的设计与调试
数据选择器
数据选择器数据选择器是指根据地址选择码从多个输入端输入的数据中选择一个数据，送到由地址选择码确定的唯一的输出端进行输出的逻辑电路。
它的作用相当于多输入的单刀多掷开关，其示意图：0Y12I n 位二进制通道选择信号I I注意：（1）N 个数据输入端，N2log 个地址端，1个数据输出端。
（2）列真值表时数据输入端用信号本身表示； （3）逻辑表达式的写法。
实质：编码器+数据输入。
（对数据输入端编码）数据选择器与数据分配器相类似，也有n个地址输入端，但地址代码用来确定的是n2个数据输入端。
输入端与地址端之间满足的条件也是N=2n，其中N表示数据输入端的个数，n表示地址输入端的个数。
数据选择器的输出端只有一个。
数据选择器的名称是由输入通道的个数来确定的，例如有8个输入通道的数据分配器被称为8选一数据选择器。
例1 利用逻辑门器件设计一个4选1数据选择器。
（1）4选1数据选择器就是在4个输入信号中选择一个进行输出。
根据N=2n可知电路中要有4个信号输入端用I3、I2、I1、I0表示，2个地址选通端用A1、A0。
一个选通数据输出端用Y表示。
则4选1数据选择器的逻辑功能真值表。
4选1数据选择器的逻辑功能真值表（2）由真值表列出逻辑表达式：301201101001I A A I A A I A A I A A Y +++=逻辑函数表达式已经是最简形式所以不用对其进行化简。
（3）由逻辑表达式画出逻辑图。
I A I 1A I IY用集成数据选择器实现逻辑函数的步骤： 1、将逻辑式Y 化为最小项表达式；2、将最小项表达式的各最小项与集成数据选择器输出相对应，确定数据选择器D0—D7哪些接0，哪些接1；3、按最小项表达式Y连接数据选择器输出端。
D D D D D D D DY12YY的逻辑表达式：∑==+++++++=+++++++=7i7766554433221171261251241231221211212iipmDmDmDmDmDmDmDmDmDAAADAAADAAADAAADAAADAAADAAADAAAY例15 用74151实现逻辑函数C BABL+=解：（1）题目分析：首先写出逻辑函数L的最小项表达式：1567)()(mmmmCBACBACABABCCBAACCABCBABL+++=+++=+++=+=已知的74151的Y的输出表达式是：7766554433221100D m D m D m D m D m D m D m D m Y +++++++=为了实现表达式L 的输出将两个逻辑函数表达式进行对比，现令L =Y 则得到以下结果：⎩⎨⎧========0143207651D D D D D D D D（2）设计实现：由以上的结果，令A =A 2、B =A 1、C =A 0，可以画出电路图如图4-6-4所示。
15春西电《数字逻辑电路》在线作业满分答案
西电《数字逻辑电路》在线作业
一,单选题
1. 可以用来实现并/串转换和串/并转换的器件是（）.
A. 计数器
B. 移位寄存器
C. 全加器
D. 序列信号检测器
?
正确答案：B
2. 若4位二进制加法计数器正常工作时,由0000状态开始计数,则经过43个输入计数脉冲后,计数器的状态应是________.
A. 0011
B. 1011
C. 1101
D. 1110
?
正确答案：B
3. 设计模值为36的计数器至少需要________触发器.
A. 3
B. 4
C. 5
D. 6
?
正确答案：D
4. 某移位寄存器的时钟脉冲频率为100KHZ，欲将存放在该寄存器中的数左移8位，完成该操作需要________时间。
A. 10μS
B. 80μS
C. 100μS
D. 800ms
?
正确答案：B
5. 已知R,S是与非门构成的基本RS触发器的输入端,则约束条件为_________.
A. R+S=1
B. R+S=0
C. RS=1
D. RS=0
?。
2017.0313.数字电路与系统-数据选择器分配器的理解
2017.0313.数字电路与系统-数据选择器分配器的理解数据分配器1.数据分配器是数据选择器的逆过程。
2.1-4路的数据分配器，这是个设计组合电路的过程。
⾸先，我们先明确1-4路的数据分配器的功能：⼀路串⾏输⼊数据，输出四路数据。
控制信号（地址信号）地址信号是和⼀路串⾏输⼊数据连在⼀起构成函数表达式么？数据⽐较器1.顾名思义，这个逻辑电路就是⽤来进⾏两个数值间的⽐较的，⽐较的结果有三种，⼤于，⼩于，等于。
每次⽐较两个数值时，总会在这三种情况中出现⼀种。
这说明逻辑电路的设计过程中要注意的问题，每⼀个逻辑电路都是由不同的输⼊变量和不同的输出变量组成，然后要明确输⼊变量有哪⼏个，输出变量有哪⼏个，同时，每⼀个输出变量的函数表达式都是由所有输⼊变量组成的，⽽这些逻辑函数的表达式很多时候就是之前常见的逻辑功能，同或，异或.......最常见的写逻辑函数表达式的⽅法就是依照真值表写标准的与或式（最⼩项表达式）。
这⾥还要说明的⼀点就是，当有多个输出时，在画逻辑图是需要共⽤所有输⼊，所有的输出在同⼀张逻辑图上表⽰出来。
2.前述的是两个⼀位的数值之间的⽐较，每⼀个都是取0或1。
接着⼜谈论到两个⼆位的数值之间的⽐较，所有的输⼊数据均是⼆进制的0或1，在计算机⾥，所有的数据均是⽤⼆进制来表⽰的，⽆论是⽂字，图⽚还是数值均是⽤⼆进制代码来表⽰的，这⾥进⾏数制上的⽐较，⼀定是计算机将⼗进制的数字转变成了⼆进制，所有的数据输⼊计算机时都要被转化成⼆进制的编码，区别在于数值被转化后，是具有权位的⼆进制数码。
3.⼀位的数值⽐较器是两个⼀位的数值在⽐较，⼆位的数值⽐较器是两个⼆位的数值在⽐较，以此类推，随着位数不断的增加，再通过真值表的⽅法来⽐较显得很⿇烦。
第⼆次理解数据⽐较器和校验器数据⽐较器1.数值⽐较器最常见的是对两个数值A和B⼤⼩进⾏⽐较，但是我们是不清楚A,B的具体数值，或者说，任意两个数值间进⾏⽐较，⽐较过后会产⽣三种结果。
数据选择器及数据分配器
可编程分配器
可编程分配器是指可以通过编程来改变其数 据分配方式
05
数据选择器和数据分配 器的实际应用
数字信号处理
数字信号处理是利用数字信号处理器（DSP）对模拟信号进行采样、量化和编码，转换成数字信号后进行数字运算、分析和处理 的技术。数据选择器和数据分配器在数字信号处理中有着广泛的应用，例如在滤波器、频谱分析、数字滤波等算法中实现多路信 号的选择和分配。
VS
多路分配器
多路分配器与多路选择器类似，但方向相 反。在多路分配器中，多个数据输入被分 配到不同的数据输出。多路分配器在实现 复杂的逻辑功能时非常有用，例如在实现 复杂的组合逻辑电路时。
异步选择器和异步分配器
异步选择器
异步选择器是指选择信号与数据输入信号不同步的选择器。在异步选择器中，选择信号可以在任何时 间点变化，而不必等待数据输入信号的稳定。这种类型的选择器在处理高速数据流时非常有用。
结构比较
数据选择器
由多个输入、选择信号和多个输出组 成，选择信号决定哪个输入信号传输 到输出端。
数据分配器
由多个输入、选择信号和单个输出组 成，选择信号决定哪个输入信号传输 到输出端。
功能比较
数据选择器
从多个数据中选择一个数据输出，相当于多路选择的功能。
数据分配器
将一个数据分配到指定的输出路径，相当于多路复用的功能。
数据分配器的应用场景
数据分配器在通信、计算机、数字信号处理等 领域有广泛应用。
例如，在通信中，数据分配器可用于将一个高 速串行数据流拆分成多个低速并行数据流，以 便于后续处理或传输。
在计算机中，数据分配器可用于实现多路复用 器或解复用器，以实现多个设备共享一个数据 总线或地址总线。
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数字电路-08
数据选择器和数据分配器应用实验
一． 实验目的
1. 了解变量译码器和数据选择器的逻辑功能和具体应用。
2. 熟悉中规模组合逻辑器件功能的测试和设计方法。
二． 实验原理
（1）变量译码器
变量译码器有n 个输入，2n
个输出，每个输出唯一地对应一组输入构成的二进制 码，当且仅当输入组合为该码时，输出呈有效电平。
中规模TTL 集成译码器有74LS139（双2输入、4输出）、74LS138（3输入、8输出）和74LS154（4输入、16输出），输出均为低电平有效，并具有低电平有效的使能控制端S —-。
变量译码器除在数字系统中起二进制译码作用外，还可实现组合逻辑函数、数据分配等功能。
74LS139的引脚图如图8-1（a ）所示，片上有两个独立的2线-4线译码器，各 输出逻辑表达式为：
Y ——
0 =01A A S ⋅⋅、Y ——
1 = 01A A S ⋅⋅、Y ——
2 =01A A S ⋅⋅、Y ——
3 = 0
1A A S ⋅⋅
显然，当使能S —-
为有效电平“0”时，如果译码器A 1，A 0输入的是逻辑函数的输入
变量A ，B ，则Y ——
i 代表了A ，B 构成的最小项m i 的反函数（最大项）。
所以，2线-4线通用译码器可附加与非门（与门）实现用标准与-或（标准或-与）表达式表示的二变量组合逻辑函数。
同理，n 线-2n 线通用译码器可实现n 变量的组合逻辑函数。
如果把译码器的使能端S 作为数据输入端，则可实现数据分配功能。
被分配的串行数字信号D i 从S 输入，当A 1，A 0为不同的二进制码时，D i 信号被分配到译码器对应的输
出端Y ——
i 。
比如A1A0为“11”时， D i 信号被分配到Y ——
3，此时Y ——
0～Y ——
2输出均为高电平。
（a ） （b ） （c ）
图8-1 器件引脚排列
（2）数据选择器
数据选择器有n 位控制信号，2n 个数据输入。
每组控制码能够选择唯一的一个数据输出，类似由控制码切换的多选一开关。
中规模TTL 集成数据选择器有74LS153（双4选1）和74LS151（8选1），都具有低电平有效的使能控制端S 。
数据选择器的主要功能是实现多路信号的选择，当控制端输入函数的逻辑变量、数据端输入函数值时，可以实现组合逻辑函数。
74LS153的引脚功能如图8-1（b ）所示，片上有两个4选1数据选择器，控制端A 1，A 0共用。
输出逻辑表达式为：
Y=S —-
（A —1 A —0 D 0+A —1A 0 D 1+ A 1 A —
0 D 2+ A 1 A 0 D 3）
图8-2为一个报警控制电路，其中数据选择器选择两个不同频率的信号控制音频蜂鸣器。
音频蜂鸣器的有效信号频率在20Hz~2kHz 音频范围内，频率不同音调不同。
声音的强弱与音频蜂鸣器的驱动电流成正比。
由于TTL 电路的驱动能力有限，为提高音量，采用NPN 三极管9013进行电流放大。
三极管工作在开关状态，当数据选择器输出E 为“0”时，三极管截止，蜂鸣器没有电流通过；当E 为“1”时，三极管饱和，Uce 约为0.2V ，蜂鸣器得电。
当E 的信号切换频率在音频范围内时，蜂鸣器鸣响。
9013的引脚如图8-1（c ）所示。
三． 实验参考电路
1. 声光报警电路如图8-2所示。
2. 函数发生器如图8-3所示。
图8-2 声光报警 图8-3 用数据选择器实现的函数发生器
四． 实验预习要求
1. 复习译码器、数据选择器及数据分配器的工作原理。
2. 分析图8-2电路的报警控制信号W 的有效电平是高还是低？报警时蜂鸣器的控制信 号E 是什么波形？蜂鸣器的鸣叫声音可能是怎样的？
3. 根据图8-3列出电路输出CY 和SUM 的布尔表达式及真值表。
如果输入A ，B ，C 是三 个一位的二进制数，分析电路的逻辑功能。
4. 设计一个数据选择、分配电路，设计要求：
①四个一位的输入数据D 0，D 1，D 2，D 3，用两个逻辑开关编码选择； ②四个一位的输出数据Y 0，Y 1，Y 2，Y 3，另用两个逻辑开关编码选择；
③功能：可以将四个输入数据中的任何一路信号D
i
选择并分配给四个输出中的任
何一个Y
i。
选择集成器件设计电路，画出电原理图，标明各集成器件的引脚编号。
5.用74LS153设计一个一位二进制数的全减器。
输入三个一位的二进制数A，B，C，输出逻辑变量D和V。
其中D是A减B减C的差，V表示了A的值是否够被B，C减，够减时V=“0”，否则为“1”。
列出真值表，画出电原理图。
6.用74LS139和两个四输入与非门（或四输入与门）实现全减器，画出电原理图。
7.用4选1数据选择器74LS153和两位二进制计数器设计一个信号传输方式转换电路，
把四位并行码D
0～D
3
转换成一列串行信号。
要求转换位序可以根据需要选择先高位后低
位或者相反。
画出设计的电路原理图。
五．实验内容及步骤
（1）译码器功能测试。
根据图8-1 中74LS139的引脚图，任选其中一个2线-4线译码器测试其功能。
使
能端S—-由1Hz脉冲信号控制，输入A1，A0由逻辑开关控制，四个输出Y
0～Y
3
接逻辑指示
灯（发光二极管）。
改变输入A
1，A
的状态，观察Y
～Y
3
的输出记录在表8-1中（记录输
出状态是高电平、低电平或1Hz信号）。
测试完成后保留电路。
表8-1 2线-4线通用译码器功能测试
（2）4选1数据选择器功能测试
根据图8-1中74LS153的引脚图，任选其中一个数据选择器测试其功能。
使能端S—-接有效电平（GND），四个数据端D
0～D
3
分别输入1Hz，3Hz，10Hz和高电平
（Vcc）信号。
其中1Hz，10Hz信号可取自逻辑实验箱上的脉冲信号区，3Hz信号由函数
发生器TTL端输出。
用发光二极管观察数据选择器的输出端Y，改变输入A
1，A
的状态，
在表
表8-2 4选1数据选择器功能测试表
（3）根据预习内容4设计的电路，在实验步骤（1），（2）的基础上连接数据选择、分配电路。
观察信号的选择分配情况。
（4）根据图8-2连接声光报警电路。
1Hz和1kHz脉冲信号都由逻辑实验箱提供，2kHz 脉冲信号由函数发生器的TTL端输出。
报警信号W由逻辑开关控制，警灯L为逻辑指示灯。
改变W的状态，观察实验结果。
当W有效时，警笛鸣响，警灯L闪烁。
微调函数发生器频率，观察频率变化对蜂鸣器音调的影响。
（5）数据选择器构成的函数发生器
根据图8-3连接电路。
输入A，B，C接逻辑开关，输出用逻辑指示发光二极管检查。
改变输入状态记录函数真值表，与预习时分析的结果比较。
（6）根据预习（5）设计的电路连线，观察实验结果是否满足设计要求。
（7）根据预习（6）设计的电路连线，观察实验结果是否满足设计要求。
（8）根据预习（7）设计的电路连线，观察实验结果是否满足设计要求。
六．实验设备和器材
名称数量型号
1.双踪示波器1台学校自备
2.函数信号发生器1台学校自备
3.直流电源1台5V
4.适配器1只SD128B
5.14芯IC插座1只SD143
6.16芯IC插座2只SD144
7.4位输入器1只SD101
8.4位输出器1只SD102B
9.电阻模块1只SD150
10.三极管模块1只SD152
11.石英振荡器1只SD126B
12.集成芯片若干74LS20 74LS139
74LS153
13.连接导线若干P2
14.实验用6孔插件方板297mm×300mm
七．实验思考题
1.声光报警电路中，是否能用报警信号控制数据选择器的输入端A1？为什么？
2.如果实验内容（3）只用一组两位的二进制码同时控制数据的选择和分配，结果会如何？
八．实验报告要求
1.预习内容要求。
2.实验内容要求。
3.回答思考题。