Allegro16.6约束规则设置详解_SCC
Allegro16.6约束管理器及使用示例
Allegro16.6约束管理器及使用示例1约束管理器约束管理器强制执行objects的优先顺序，最顶层的是System，最底层的是pin-pair。
为顶层对象指定的约束会被底层的对象继承，为底层对象指定的同样的约束优先级高于从上层继承的约束。
尽量在高层次指定约束，层次关系如下：1.1名词解释1.1.1pin-pairPin-Pair代表一对逻辑连接的管脚，一般是驱动和接收。
Pin-Pairs 可能不是直接连接的，但是肯定存在于同一个net 或者Xnet(所谓Xnet即网络的中间可能串接电阻或者接插件，比如图2-3 中的U1.8到U3.8的连接中间经过了一个电阻，即Xnet)1.1.2Nets和Xnets请见图2-4 很容易理解Cadence 的Nets 和Xnets的区别。
所谓nets 就是从一个管脚到其他管脚的电子连接。
如果net 的中间串了无源的、分立的器件，比如电阻、电容或者电感，那么在数据库中每个网络段通过一个独立的net来表示。
约束管理器解释这些网络段作为相邻的扩展的网络或者Xnet，Xnets在多板连接的结构中也可以贯穿连接器和电缆。
可以将Nets 和Xnets与ECSets 联系起来。
1.1.3Match GroupsMatch Group 是nets，Xnets或者pin-pairs 的集合，此集合一定要都匹配(delay 或者length)或者相对于组内的一个明确的目标。
如果delta 值没有定义，组内的所有成员都将是绝对匹配的，并允许有一定的偏差。
如果定义了delta 值，那么组内所有成员将相对匹配于明确的目标网络。
1.2在线检查设置首先在约束管理器中需要进行以下设置Analyze -> Analysis Modes这样在布线后，在相应的地方都会显示线长或约束相差值；如下图1.3示例通过一个实例来理解约束管理器U1看作是MCU，U2为DDR，ADDR0-3为地址线，需要作等长处理；CLK为时钟线，差分处理；U3，U4为连接同一个MCU的DDR；地址线是复用的，设置通过T型网络连接；需要作等长处理U5为DDR，DDR_DQ0-3为数据线，需要作等长处理1.3.1差分对约束即上图中的DDR_CLKP，DDR_CLKN设置Electrical ->Electrical Constraint Set -> Differential Pair 在Object的Name下方Project右键Create -> Electrical CSet;并输入参数差分对约束参数主要有以下几个：Min line spacing：内间距最小线距，若实际走线内间距小于这个值，DRC就会出错。
Allegro16.6约束规则设置详解_SCC
Allegro16.6约束规则设置详解_SCCAllegro16.6约束规则设置详解前言：本文主要讲解Allegro16.6约束管理器的使用，从基本约束规则到高级约束规则的设置。
目录：一、基本约束规则设置1、线间距设置2、线宽设置3、设置过孔4、区域约束规则设置5、设置阻抗6、设置走线的长度范围7、设置等长7.1、不过电阻的NET等长7.2、过电阻的XNET等长7.3、T型等长8、设置通用属性9、差分规则设置9.1、创建差分对9.2、设置差分约束10、Pin Delay二、高级约束规则设置11、单个网络长度约束12、a+b类长度约束13、a+b-c类长度约束14、a+b-c在最大和最小传播延迟中的应用1、线间距设置（1）、设置默认间距规则点击CM图标，如下图所示，打开约束管理器。
单击Spacing，再点击All Layers，如下图所示。
右边有一个DEFAULT就是默认规则，我们可以修改其值。
按住Shift键，点击第一个和最后一个即可选中所示，然后输入一个值，这样就都修改了，如下图所示（2）、定义特殊的间距约束点选Default按鼠标右键，执行Create-Spacing CSet加入新规则。
取一个有意义点的名字，如下图所示，单击OK。
按住Shift键选中所有，输入12，回车。
然后为所需要设置的网络分配规则单击左边的Net-All Layers，在右边工作簿中，为GND网络设置12MIL_SPACE规则，在Referenced Spacing CSet下选中12MIL_SPACE，如下图所示（3）、设置Class-Class规则若针对不同的信号群组有不同的间距规则，则需要设置Class-Class选到Net Class-Class后，在右边CLOCK(2)上右键选择Ctreat- Class-Class...，如下图所示选择2个不同的Net Classes，如下图所示，单击OK如下图所示。
在右边的Referenced Spacing CSet栏可以修改其值。
allegro差分线分组约束规则设置
allegro差分线分组约束规则设置摘要：1.Allegro差分线分组约束规则简介2.设置差分线分组约束规则的步骤3.约束规则的应用场景及优势4.总结与建议正文：1.Allegro差分线分组约束规则简介Allegro软件是一款专业的印刷电路板（PCB）设计软件，其差分线分组约束规则是其中一项重要的功能。
通过这项功能，用户可以实现自动化布局，确保PCB上各个元件的正确位置和连接关系，从而提高整体设计的稳定性和可靠性。
2.设置差分线分组约束规则的步骤在Allegro软件中设置差分线分组约束规则，主要可以分为以下几个步骤：步骤一：创建差分线。
首先，在Allegro中创建差分线，它们用于定义分组约束规则。
步骤二：定义约束规则。
在创建差分线后，设置相应的约束规则，如最小间距、最大间距等。
步骤三：应用约束规则。
将设置好的约束规则应用于需要布局的元件，以确保它们在PCB上的位置和连接关系满足设计要求。
步骤四：检查与修复。
在布局过程中，不断检查PCB设计是否符合约束规则，如有问题，及时进行修复。
3.约束规则的应用场景及优势差分线分组约束规则在以下场景中具有显著优势：- 提高设计效率：通过自动化布局，设计者可以更快地完成PCB设计，减少重复性工作。
- 保证连接可靠性：约束规则确保了元件之间的正确连接，降低了故障风险。
- 优化电路性能：合理的布局可以降低信号干扰，提高电路性能。
- 易于维护：约束规则使得设计更加规范，便于后期维护和升级。
4.总结与建议差分线分组约束规则在Allegro软件中发挥着重要作用，能够帮助设计者实现自动化布局，提高PCB设计的质量。
在使用过程中，建议设计者熟练掌握约束规则的设置方法，并根据实际需求进行调整。
allegro中的约束规则
Allegro中的约束规则1. 引言Allegro是一种强大的软件系统，用于在逻辑和数学约束下解决复杂的问题。
约束规则在Allegro中扮演着重要的角色，它们定义了问题的约束条件和限制，以确保问题的解满足特定的要求。
在本文中，我们将深入探讨Allegro中的约束规则，包括其定义、类型、应用和最佳实践。
2. 约束规则的定义约束规则是一种形式化的表达方式，用于描述问题的约束条件和限制。
它们通常由逻辑和数学公式组成，用于限制问题的解空间。
在Allegro中，约束规则是由谓词逻辑和约束语言组成的，它们定义了问题的约束条件和限制。
3. 约束规则的类型在Allegro中，约束规则可以分为以下几种类型：3.1 等式约束等式约束是最常见的约束规则类型之一。
它定义了两个表达式之间的相等关系。
例如，“x = y”表示变量x和y具有相同的值。
在Allegro中，等式约束通常用于限制变量之间的关系。
3.2 不等式约束不等式约束定义了两个表达式之间的不等关系。
例如，“x < y”表示变量x的值小于变量y的值。
在Allegro中，不等式约束用于限制变量的取值范围。
3.3 逻辑约束逻辑约束定义了变量之间的逻辑关系，如AND、OR和NOT等。
例如，“x > 0 AND y < 10”表示变量x大于0且变量y小于10。
在Allegro中，逻辑约束用于限制变量之间的关系。
3.4 全局约束全局约束是一种特殊类型的约束规则，它可以同时限制多个变量的取值。
例如，“AllDifferent(x, y, z)”表示变量x、y和z的取值不能相同。
在Allegro中，全局约束用于限制多个变量之间的关系。
4. 约束规则的应用约束规则在Allegro中具有广泛的应用。
以下是一些常见的应用场景：4.1 排课问题在学校或大学中，排课是一个复杂的问题。
通过使用约束规则，可以限制每个教室在每个时间段只能安排一门课程，并确保每个学生在每个时间段只能上一门课程。
ALLEGRO16.6软件操作技巧
ALLEGRO16.6软件操作技巧2015/12/1A LLEGRO 16.6软件操作技巧----王颜飞文档内容仅供学习交流使用（部分资料来源网络）目录环境设置中的模板调用 (4)建立模板文件 (4)设置路径 (6)调用模板文件 (7)从Capture到Allegro通过第三方导入网表 (8)前期的设置与准备工作 (8)Capture导出第三方网络表 (9)在allegro中导入第三方网表 (9)Script录制的使用 (11)录制脚本 (11)录制设置 (11)回放脚本 (12)设置脚本录制配置路径 (13)设置快捷键回放脚本 (14)Parameter的使用 (15)导出Parameter (15)设置Parameter加载路径 (16)导入Parameter文件 (17)Techfile的使用 (18)导出techfile文件 (18)设置techfile文件加载路径 (19)导入techfile文件 (19)Color View Save 命令的使用 (20)设置需要显示的color views (20)保存color views (20)设置环境参数中color views配置路径 (21)如何使用color views (21)布局之Swap 命令（器件交换） (22)激活菜单命令 (22)交换对象 (22)右键菜单交换器件 (22)Swap Pin用法 (23)在原理图中设置Pin Group属性 (23) Allegro环境中交换引脚 (23)Swap Pin回注 (25)布局之模板复用 (27)布局布线其中一个模块； (27)创建复用模块 (27)调用模块 (29)模块复用完成 (31)Module Reuse用法 (32)原理图工程文件创建Module Reuse模块 (32) Allegro中创建Module Reuse模块 (33)设置软件的路径配置信息 (34)原理图工程中调用Module Reuse模块 (35) PCB 工程中调用Module Reuse模块 (36) Sub-Drawing用法 (38)导出Sub-Drawing (38)设置配置路径 (40)导入Sub-Drawing (40)如何在allegro中增加元件 (42)设置软件配置信息，允许logic编辑 (42)添加元件 (42)放置元件 (45)添加网络 (46)布局布线操作 (46)极坐标布局（来源阿杜） (48)环境设置中的模板调用实际应用中，为了节省设置环境的时间，我们就会根据需要建立的文件类型和实际情况制作模板。
Allegro约束规则设置
Allegro约束规则设置约束规则的设置孙海峰在PCB设计中规则设置是必不可少的，它也可以被称为DRC检查规则，用来确定电路板的走线规则是否符合设计要求。
在Allegro PCB的电路板设计过程中，设计约束规则主要包括时序规则、走线规则、间距规则、信号完整性规则等以及物理规则等设置。
首先，需要认识一下，Allegro PCB的约束管理器:在PCB设计界面中，执行Setup/Constraints/Constraint Manager命令，弹出Allegro Constraint Manager对话框，如下图。
在约束管理器中，设计者可以对电路板的电气规则、物理规则、间距规则等设计规则进行设置定义。
约束规则可以按板层、网络或者区域进行设置。
约束管理器是Cadence系统提供的专用规则设置系统，主要有菜单栏、工具栏、工作表选择区、工作状态报告栏四部分，在工作表中选择一个对象，然后右击，在弹出的命令菜单中，可以进行任意操作。
工作表选择区内可以选择电气规则、物理规则、间距规则等规则设置。
在对应Net文件夹内，可以创建指定网络的对象分组，如:系统、设计、总线、差分对、扩展网络(XNet)、网络、相对或匹配群组，也可以创建基于相关属性的电气规则(ECSet)、物理规则(PCSet)、间距规则(SCSet)等。
约束管理器的约束对象分为引脚对、总线和匹配群组，她们相互之间存在优先级差异，即底层对象会集成顶层对象指定约束，为底层对象指定的约束优先高于上层继承的约束，对象层次的优先级为系统、设计、总线、差分对、扩展网络、相对或匹配群组、引脚对。
一、电气规则设置在约束管理器中，选择Electrical选项卡，其中可以为设计或网络来设置时序规则、信号完整性规则、布线的电气规则(延时、差分对)等，执行Objects/Create/Electrical CSet命令可新建电气规则。
1、选择信号完整性仿真规则Signal Integrity属性，其中包括电气属性、反射属性、单调失真属性、初始串扰、仿真串扰以及同步开关噪声这六个规则设置。
allegro中的约束规则
allegro中的约束规则摘要：I.引言- 介绍Allegro- 介绍约束规则在Allegro 中的重要性II.约束规则的基本概念- 定义约束规则- 解释约束规则在Allegro 中的作用III.约束规则的类型- 分类约束规则- 举例说明各类约束规则IV.约束规则的设置与使用- 如何设置约束规则- 如何在Allegro 中使用约束规则V.约束规则的局限性与优化- 讨论约束规则的局限性- 提出优化约束规则的方法VI.结论- 总结约束规则在Allegro 中的重要性- 强调优化约束规则的必要性正文：Allegro 是一款广泛应用于计算机视觉和机器人学的软件库，它提供了丰富的工具和功能，以帮助开发者快速实现各种视觉和机器人任务。
在Allegro 中，约束规则是一个十分重要的概念，它能够帮助开发者对系统行为进行约束和优化。
约束规则，顾名思义，是一种对系统行为进行限制的规则。
在Allegro 中，约束规则可以对系统的运动、感知、控制等方面进行约束，以保证系统在复杂环境下能够稳定、安全地运行。
约束规则在Allegro 中的作用主要体现在以下几个方面：1.提高系统的稳定性：通过约束规则，可以在一定程度上避免系统在遇到突发情况时出现不稳定甚至失控的现象。
2.提高系统的安全性：约束规则可以帮助系统在遇到危险情况时及时做出反应，避免发生意外。
3.简化系统的设计与优化：约束规则可以将复杂问题简化为易于处理的形式，从而降低系统设计和优化的难度。
在Allegro 中，约束规则可以分为多种类型，包括运动约束、几何约束、控制约束等。
这些约束规则各司其职，共同保证系统的稳定运行。
例如，运动约束规则可以限制机器人在运动过程中的速度、加速度等参数，以确保运动过程中的安全性；几何约束规则可以限制机器人末端执行器的位置和姿态，以保证目标物体的准确抓取；控制约束规则可以限制系统的控制输入，以保证系统的稳定性。
在实际应用中，如何设置合适的约束规则以满足不同场景下的需求，是一个值得探讨的问题。
allegro中的约束规则
allegro中的约束规则摘要：1.Allegro 中的约束规则概述2.约束规则的分类3.常见约束规则介绍4.约束规则的设置与应用5.约束规则对PCB 设计的影响正文：【1.Allegro 中的约束规则概述】Allegro 是一款专业的EDA 工具，广泛应用于PCB 设计领域。
在Allegro 中，约束规则是一种用于指导布局布线过程的重要工具，能够帮助设计者实现高效、精准的PCB 设计。
通过设置约束规则，设计者可以对元件、走线等进行精确控制，从而提高设计质量。
【2.约束规则的分类】在Allegro 中，约束规则主要分为以下几类：1.元件约束：对元件的位置、尺寸等进行限制。
2.走线约束：对走线的宽度、长度、角度等进行限制。
3.区域约束：对PCB 上的特定区域进行限制，如禁止布线区、固定区域等。
4.设计规则约束：对整个设计过程进行控制，如设置最小线宽、最小间距等。
【3.常见约束规则介绍】1.元件约束：元件约束是针对PCB 上的元件进行设置的。
常见的元件约束有：- 元件位置：设置元件在PCB 上的具体位置。
- 元件尺寸：限制元件的大小，以确保元件不会过大或过小。
- 元件与其他元件的距离：限制元件与其他元件之间的距离，以确保电气性能和可制造性。
2.走线约束：走线约束是针对PCB 上的走线进行设置的。
常见的走线约束有：- 走线宽度：设置走线的最小宽度，以确保走线的电气性能。
- 走线长度：限制走线的最大长度，以减少信号传输的延迟。
- 走线角度：限制走线的拐角角度，以减小信号反射。
3.区域约束：区域约束是针对PCB 上的特定区域进行设置的。
常见的区域约束有：- 禁止布线区：设置禁止布线的区域，以确保这些区域的功能不受影响。
- 固定区域：设置固定不变的区域，以确保这些区域的功能不受布线影响。
【4.约束规则的设置与应用】在Allegro 中，设计者可以通过以下步骤设置和应用约束规则：1.打开Allegro 软件，导入PCB 设计文件。
ALLEGRO约束规则设置步骤[图解]
![ALLEGRO约束规则设置步骤[图解]](https://img.taocdn.com/s3/m/c909ec8edbef5ef7ba0d4a7302768e9950e76e46.png)
ALLEGRO约束规则设置步骤[图解]ALLEGRO 约束规则设置步骤[图解]本文是我对约束规则设置方面的一些理解，希望对新手能有所帮助。
由于本人水平有限，错误之处难免，希望大家不吝赐教！在进行高速布线时，一般都需要进行线长匹配，这时我们就需要设置好constraint 规则，并将这些规则分配到各类 net group 上。
下面以 ddr为例，具体说明这些约束设置的具体步骤。
1．布线要求DDR 时钟:线宽 10mil，内部间距 5mil，外部间距30mil，要求差分布线，必需精确匹配差分对走线误差，允许在＋20mil 以内DDR 地址、片选及其他控制线：线宽 5mil，内部间距 15mil，外部间距20mil，应走成菊花链状拓扑，可比ddrclk 线长1000－2500mil，绝对不能短DDR 数据线，ddrdqs，ddrdm线：线宽 5mil，内部间距 15mil，外部间距20mil，最好在同一层布线。
数据线与时钟线的线长差控制在 50mil 内。
2．根据上述要求，我们在 allegro 中设置不同的约束针对线宽（physical），我们只需要设置3 个约束：DDR_CLK, DDR_ADDR, DDR_DATA设置好了上述约束之后，我们就可以将这些约束添加到net上了。
点击 physical rule set 中的attac h……，再点击右边控制面板中的more，弹出对话框如上图所示，找到 ckn0和 ckp0，点击 apply，则弹出选中左边列表中的NET_PHYSICAL_TYPE, 在右边空格内输入DDR_CLK, 点击apply，弹出即这两个 net已经添加上了 NET_PHYSICAL_TYPE 属性，且值为DDR_CLK.类似的，可以将DDR 数据线，数据选通线和数据屏蔽线的NET_PHYSICAL_TYPE 设为DDR_DATA, DDR 地址线，片选线，和其他控制线的 NET_PHYSICAL_TYPE 设为DDR_ADDR. 上述步骤完成后，我们就要将已经设好的约束分配到这些 net group 上。
ALLEGRO培训包设定指定元件或网络约束规则标准版文档
A将L约LE束G规RO则约添束加管到理n器et上
将在约进束 行规高则速添布加线到时，ne一t上般都需要进行线长匹配，这时我们就需要设置好 constraint 规则，并将这些
在规进则行 分高配速到布各线类时ne，t 一gr般ou都p需上要。进行线长匹配，这时我们就需要设置好 constraint 规则，并将这些
上述步骤完成后，我们就要将已经设好的约束分配到这些 net group 上。
10
பைடு நூலகம்
ADLDLREG地R址O约线束，管片理选器线，和其他控制线的 NET_PHYSICAL_TYPE 设为DDR_ADDR.
点在击allpehgyrosic中al设ru置le不s同et的中约的束attach……，再点击右边控制面板中的 more
将下约面束 以规dd则r为添例加，到具ne体t上说明这些约束设置的具体步骤。
规 点则击分ph配y到sic各al类runleetsegtr中ou的p a上tt。ach……，再点击右边控制面板中的 more
将找约到束ck规n0则和添c加kp到0，ne点t上击 apply
DDR 地址线 、，片片选选及线其，他和控其制他线控：制线线宽的5mNilE，T_内PH部Y间SI距CA1L5_mTYiPl，E 外设部为间DD距R2_A0mDDil，R.应走成菊花链状拓
将 同约理束，规 可则 以添 将加D到DRn数et据上线，数据选通线和数据屏蔽线的 NET_PHYSICAL_TcYkPpE 设0，为 D点DR击_DATA,
点在击al右leg边ro控中制设面置板不中同的的m约or束e弹出的对话框 点AL击LE右G边RO控约制束面管板理中器的 more弹出的对话框
apply
DDR 数据线，ddrdqs，ddrdm线：线宽
Allegro16.6约束规则设置详解2
7.2、过电阻的XNET 等长这里关键是设置XNET。
假设有一排过电阻的线需要等长。
首先创建电阻模型。
单击Signal Model 图标，如下图所示点击电阻，如下图所示，单击RN0603 10所有这种模型的电阻都高亮了，如下图所示单击Create Model。
按钮。
默认，单击OK默认单击OK。
如下图所示。
再单击OK 结束命令。
假设我们要将DR_MD49 到DR_MD53网络等长。
打开约束管理器，选择相对延迟，这里可以看到我们刚才设置的XNET。
我们在DR_MD49 网络上右键创建PIN PAIR选择2 个端点，如上图所示，单击OK。
同理，其他需要设置等长的网络，也创建PIN PAIR。
然后按住Ctrl 键选择这些PIN PAIR，右键创建MATCH GROUP 如下图所示设定约束值，及目标网络，方法同不过电阻网络等长设置。
7.3、T 型等长T 型等长设置，比如两个D DR 之间的等长就属于T 型等长，设置方法如下（以text_drr 举例）。
首先添加T 型连接点。
点击Logic-Net Schedule，单击你要设置网络的一个pin。
如下图。
在中间右键Insert T，加入T 型连接点，如下图所示然后去点击第二个pin，再回到T 型连接点，然后去点击第三个pin，右键done 即可。
创建的T 型连接点如下图所示这只是创建了一个网络的T 型连接点，如果需要创建多个，可点击进入约束管理器设置。
在N et-Routing——Wiring 下面，刚才设置的网络拓扑便会显示成UserDefined。
如下图所示选中那个网络，右键创建Creat-Electrical CSet，如下图然后将你需要设置T 型结构的网络选择刚才设置的ECSet 作为参考,Verify Schedule 选择yes 即打开验证，如下图所示。
然后打开检查模式，在约束管理器Analyze-Analysis Modes弹出的对话框中，将Stub length/Net 的检查模式选择为on 如下如所示。
allegro166功能操作
Allegro 16.6 功能操作在Allegro中增加零件及修改连线关系1. Setup - User Preferences Editor – Logic –logic _edit_enabled的Value勾选2. 增加零件：Logic - Part Logic 在Part Modification Area 填入相关信息（也可以在Part Selection Area中找到类似的元器件）单击Add再OK3. 修改连接关系：单击元器件焊盘，在右边的Options中选择网络。
或者增加新的网络（Create）编辑网络名（Rename）删除网络名（Remove）如何在Allegro中即时显示dynamic length(动态走线长度)对话框Setup - User Preferences Editor – Route – Connect – allegro_etch_length_on勾选。
在Allegro中如何将尖角走线改成圆弧走线1. 可以直接画圆弧：右边的Options选项中的Line lock选择Arc并勾选最下面的Replace etch（替换原有走线）2. 使用slide命令（移动走线）：右边的Options选项中 Vertex Action中Move改成Arc Corner，去拉动走线在Allegro中如何把DRC标记显示为实心Setup - User Preferences Editor – Display – Visual – display_drcfill勾选在Allegro中怎么增加和删除泪滴（teardrop）1. 增加泪滴（teardrop）:Route – Gloss – parameters... – Fillet and tapered trace勾选，注意勾选前在Fillet and tapered trace 点击跳出编辑框选择你所需要的对象2. Edit – Delete 右边的Options栏中选择Cline ，在Find栏中Find by name中选择Property ，点击More ,点选Fillet= ,/Apply/OK即可注意：无论加泪滴还是删掉泪滴，一定要先打开所有的走线层，否则，没打开的走线层就不会有执行如何在Allegro中设置自动存盘系统自动存盘需要用户自己设置，具体方法如下：Setup - User Preferences Editor – File_management – AutosaveAutosave_dbcheck:设置存盘时是否需要数据检查，如果此项设为存盘时需要数据检查则会使存盘时间加长 Autosace_time:自动存盘时间设置。
Allegro约束规则设置
Allegro约束规则设置约束规则的设置孙海峰在PCB设计中规则设置是必不可少的，它也可以被称为DRC检查规则，用来确定电路板的走线规则是否符合设计要求。
在Allegro PCB的电路板设计过程中，设计约束规则主要包括时序规则、走线规则、间距规则、信号完整性规则等以及物理规则等设置。
首先，需要认识一下，Allegro PCB的约束管理器:在PCB设计界面中，执行Setup/Constraints/Constraint Manager命令，弹出Allegro Constraint Manager对话框，如下图。
在约束管理器中，设计者可以对电路板的电气规则、物理规则、间距规则等设计规则进行设置定义。
约束规则可以按板层、网络或者区域进行设置。
约束管理器是Cadence系统提供的专用规则设置系统，主要有菜单栏、工具栏、工作表选择区、工作状态报告栏四部分，在工作表中选择一个对象，然后右击，在弹出的命令菜单中，可以进行任意操作。
工作表选择区内可以选择电气规则、物理规则、间距规则等规则设置。
在对应Net文件夹内，可以创建指定网络的对象分组，如:系统、设计、总线、差分对、扩展网络(XNet)、网络、相对或匹配群组，也可以创建基于相关属性的电气规则(ECSet)、物理规则(PCSet)、间距规则(SCSet)等。
约束管理器的约束对象分为引脚对、总线和匹配群组，她们相互之间存在优先级差异，即底层对象会集成顶层对象指定约束，为底层对象指定的约束优先高于上层继承的约束，对象层次的优先级为系统、设计、总线、差分对、扩展网络、相对或匹配群组、引脚对。
一、电气规则设置在约束管理器中，选择Electrical选项卡，其中可以为设计或网络来设置时序规则、信号完整性规则、布线的电气规则(延时、差分对)等，执行Objects/Create/Electrical CSet命令可新建电气规则。
1、选择信号完整性仿真规则Signal Integrity属性，其中包括电气属性、反射属性、单调失真属性、初始串扰、仿真串扰以及同步开关噪声这六个规则设置。
Allegro约束规则设置
约束规则的设置孙海峰在PCB设计中规则设置是必不可少的，它也可以被称为DRC检查规则，用来确定电路板的走线规则是否符合设计要求。
在Allegro PCB的电路板设计过程中，设计约束规则主要包括时序规则、走线规则、间距规则、信号完整性规则等以及物理规则等设置。
首先，需要认识一下，Allegro PCB的约束管理器：在PCB设计界面中，执行Setup/Constraints/Constraint Manager命令，弹出Allegro Constraint Manager对话框，如下图。
在约束管理器中，设计者可以对电路板的电气规则、物理规则、间距规则等设计规则进行设置定义。
约束规则可以按板层、网络或者区域进行设置。
约束管理器是Cadence系统提供的专用规则设置系统，主要有菜单栏、工具栏、工作表选择区、工作状态报告栏四部分，在工作表中选择一个对象，然后右击，在弹出的命令菜单中，可以进行任意操作。
工作表选择区内可以选择电气规则、物理规则、间距规则等规则设置。
在对应Net文件夹内，可以创建指定网络的对象分组，如：系统、设计、总线、差分对、扩展网络（XNet）、网络、相对或匹配群组，也可以创建基于相关属性的电气规则（ECSet）、物理规则（PCSet）、间距规则(SCSet)等。
约束管理器的约束对象分为引脚对、总线和匹配群组，她们相互之间存在优先级差异，即底层对象会集成顶层对象指定约束，为底层对象指定的约束优先高于上层继承的约束，对象层次的优先级为系统、设计、总线、差分对、扩展网络、相对或匹配群组、引脚对。
一、电气规则设置在约束管理器中，选择Electrical选项卡，其中可以为设计或网络来设置时序规则、信号完整性规则、布线的电气规则（延时、差分对）等，执行Objects/Create/Electrical CSet命令可新建电气规则。
1、选择信号完整性仿真规则Signal Integrity属性，其中包括电气属性、反射属性、单调失真属性、初始串扰、仿真串扰以及同步开关噪声这六个规则设置。
Allegro16.6约束规则设置详解(图文并茂)
Allegro16.6约束规则设置详解（图文并茂）此文章由丹心静居整理--- 2014.10.13（为了不侵犯别人的成果，所以在这里做了特殊说明，以示敬意）首先感谢詹书庭编写这篇文章，为我们学习交流Cadence al l egr o软件提供了丰富的知识和方法。
请大家认真学习，不要辜负作者的良苦用心！这篇文章写得很好，操作步骤详细，截图一目了然，通俗易懂，唯一的缺点就是部分截图不是很清晰，我对个别图片做了调整和替换，不易替换的不清晰图片，仔细看下也能明白其中的意思。
俗话说的好，社会在发展，技术在进步，技术的进步在于不断的学习交流和实践。
所以为了方便大家学习交流，为大家提供一个良好的交流平台，在这里留下我们的Q Q群( 原文作者的Q Q群拒绝任何人加入)。
对原文作者表示歉意!学习交流Cadence al l egr o请加Q Q群: 一起来学A l l egRo【2】. 群号：331730476 .以下是正文前言：本文主要讲解Allegro16.6 约束管理器的使用，从基本约束规则到高级约束规则的设置。
目录：一、基本约束规则设置1、线间距设置2、线宽设置3、设置过孔4、区域约束规则设置5、设置阻抗7、设置等长7.1 NET、不过电阻的等长7.2 XNET、过电阻的等长7.3、T型等长8、设置通用属性9、差分规则设置9.1、创建差分对9.2、设置差分约束10 Pin Delay、二、高级约束规则设置11、单个网络长度约束12、a+b 类长度约束13、a+b-c 类长度约束14、a+b-c 在最大和最小传播延迟中的应用第 2 页1、线间距设置（1）、设置默认间距规则点击CM 图标，如下图所示，打开约束管理器。
单击Spacing，再点击All Layers，如下图所示。
右边有一个DEFAULT 就是默认规则，我们可以修改其值。
按住Shift 键，点击第一个和最后一个即可选中所示，然后输入一个值，这样就都修改了，如下图所示（2）、定义特殊的间距约束点选Default 按鼠标右键，执行Create-Spacing CSet加入新规则。
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Allegro16.6约束规则设置详解前言：本文主要讲解Allegro16.6约束管理器的使用，从基本约束规则到高级约束规则的设置。
目录：一、基本约束规则设置1、线间距设置2、线宽设置3、设置过孔4、区域约束规则设置5、设置阻抗6、设置走线的长度范围7、设置等长7.1、不过电阻的NET等长7.2、过电阻的XNET等长7.3、T型等长8、设置通用属性9、差分规则设置9.1、创建差分对9.2、设置差分约束10、Pin Delay二、高级约束规则设置11、单个网络长度约束12、a+b类长度约束13、a+b-c类长度约束14、a+b-c在最大和最小传播延迟中的应用1、线间距设置（1）、设置默认间距规则点击CM图标，如下图所示，打开约束管理器。
单击Spacing，再点击All Layers，如下图所示。
右边有一个DEFAULT就是默认规则，我们可以修改其值。
按住Shift键，点击第一个和最后一个即可选中所示，然后输入一个值，这样就都修改了，如下图所示（2）、定义特殊的间距约束点选Default按鼠标右键，执行Create-Spacing CSet加入新规则。
取一个有意义点的名字，如下图所示，单击OK。
其值是从默认规则拷贝的，先修改其值。
按住Shift键选中所有，输入12，回车。
然后为所需要设置的网络分配规则单击左边的Net-All Layers，在右边工作簿中，为GND网络设置12MIL_SPACE规则，在Referenced Spacing CSet下选中12MIL_SPACE，如下图所示（3）、设置Class-Class规则若针对不同的信号群组有不同的间距规则，则需要设置Class-Class选到Net Class-Class后，在右边CLOCK(2)上右键选择Ctreat-Class-Class...，如下图所示选择2个不同的Net Classes，如下图所示，单击OK如下图所示。
在右边的Referenced Spacing CSet栏可以修改其值。
执行Analyze-Analysis Modes...，如下图所示可以看到Spacing Mode的检查模式2、线宽设置（1）、设置默认约束点选Physical Constraint Set即可出现Default的Physical相关设定值，如Line Width、Neck width..等（2）、设置特殊物理规则点选Default按鼠标右键，执行Create Physical CSet加入新规则修改其值，如下图所示然后在分配网络，左边点击Net-All Layers，右边为所需设置的网络分配规则，如下图所示3、设置过孔物理规则设置里面有一栏是Vias，点击即可设置，如下图所示点击默认规则的Vias，如下图所示Remove可以移除过孔。
在左边的过孔列表中双击即可添加过孔。
同理，可设置其他物理规则的过孔，如下图所示。
4、区域约束规则设置在物理规则下，左边点击Region，在右边cds_2右键并选择Create-Region...，如下图所示输入其约束值。
然后执行Shape> Polygon/Rectangular/Circular设定范围，一般BGA比较常用。
类选择为Constraint Region，子类为All。
Assign to Region分配的区域设置为刚才创建的RGN1.5、设置阻抗（1）、通过Edit Property方式设置语法说明：IMPEDANCE_RULE＝A：B：C：DA：起点PINB：终点PINC：阻抗的数值大小D：阻抗的误差大小例如：(1)．IMPEDANCE_RULE＝ALL：ALL：50ohm：10ohm设定走线的阻抗是50ohm，误差值是正负10ohm (2)．IMPEDANCE_RULE＝U1.1：R1.1：50ohm：20％设定走线在U1.1到R1.1之间的阻抗是50ohm，误差是正负20%执行Edit/Properties，点击一个网络，假设点击D0网络在过滤器里面输入im*，点击Apply输入数值all：all：60:5，单击Apply，如下图所示单击OK，结束命令。
然后打开检查模式，在Setup-Constraints-Modes... 如下图所示在弹出的窗口中，将电气模式下的阻抗检查打开，如下图所示违反规则，就会出现一个DRC，如下图所示（2）、在约束管理器中设置在约束管理器中，点选Impedance，如下图所示在cds_2上，右键Create-Electrical CSet，如下图所示输入名称60ohm单击OK，回到工作簿，设置其值，如下图所示然后为所需要设置的网络分配规则，如下图所示然后再打开检查模式，如下图所示6、设置走线的长度范围语法说明：PROPAGATION_DELAY＝A：B：C：DA：起点PINB：终点PIN如果是整条NET只有2个PIN时，在A处写入L，在B处写入SC：最小线长D：最大线长例如：PROPAGATION_DELAY＝U1.4：U2.8：1000mil：1500mil设定U1.4到U2.8的走线长度为1000MIL到1500MIL之间PROPAGATION_DELAY＝L：S：1000mil：1500mil设定整条NET的走线长度为1000MIL到1500MIL之间（1）、通过Edit Property设置执行Edit /Porperties命令，单击一个网络，选择PROGATION_DELAY并输入其数值，如下图所示。
然后再开启检查模式，Setup-Constraints-Modes...（2）、在约束管理器中设置在Electrical Constraint Set 点选Min/Max Propagation Delays在cds_2上右键选择Create-Electrical CSet设定其值为网络分配约束，如下图所示再打开检查模式，Analyze-Analysis Modes...将电气规则下的，Propagation delay检查模式打开。
走线模式时，即可辅助线束走线状态。
（3）、在原理图中设置进入Capture中的Property Edit，选Cadence-Allegro及Flat Net执行Edit/Invoke UI对PROPAGATION_DELAY设定其值输出Netlist到Allegro。
进入Allegro后即可看到Properties再开启检查模式。
走线模式时，即可辅助显示走线状态7、设置等长语法说明：RELATIVE_PROPAGATION_DELAY＝A：B：C：D：E：FA:组名。
不用和BUS_NAME 名相同，在设定MATCH_GROUP 时注意这一点。
B：是GLOBAL，在B位写入G 即可C：起点PIND：终点PIN如果NET只有2个PIN时，C处写L，D处写S。
E：写入要比参照线（Target）长或短的数值F：长度的误差（也可以用百分比表示）7.1、不过电阻的NET等长打开约束管理器，选择一组NET，右键创建MATCH_GROUP，如下图所示。
然后设定其值然后设置一个网络为目标网络，在网络Delta ：Tolerance 栏处右键选择Set as target，如下图所示再打开检查模式。
如下图所示7.2、过电阻的XNET等长这里关键是设置XNET。
假设有一排过电阻的线需要等长。
首先创建电阻模型。
单击Signal Model图标，如下图所示点击电阻，如下图所示，单击RN0603 10所有这种模型的电阻都高亮了，如下图所示单击Create Model。
按钮。
默认，单击OK默认单击OK。
如下图所示。
再单击OK结束命令。
假设我们要将DR_MD49到DR_MD53网络等长。
打开约束管理器，选择相对延迟，这里可以看到我们刚才设置的XNET。
我们在DR_MD49网络上右键创建PIN PAIR选择2个端点，如上图所示，单击OK。
同理，其他需要设置等长的网络，也创建PIN PAIR。
然后按住Ctrl键选择这些PIN PAIR，右键创建MATCH GROUP 如下图所示设定约束值，及目标网络，方法同不过电阻网络等长设置。
7.3、T型等长这里为节约时间，直接引用现成的文档，基于15.7版本。
16.6设置方法类似。
T型等长设置，比如两个DDR之间的等长就属于T型等长，设置方法如下（以text_drr举例）。
首先添加T型连接点。
点击Logic-Net Schedule，单击你要设置网络的一个pin。
如下图。
在中间右键Insert T，加入T型连接点，如下图所示然后去点击第二个pin，再回到T型连接点，然后去点击第三个pin，右键done即可。
创建的T型连接点如下图所示这只是创建了一个网络的T型连接点，如果需要创建多个，可点击进入约束管理器设置。
在Net-Routing——Wiring下面，刚才设置的网络拓扑便会显示成UserDefined。
如下图所示选中那个网络，右键创建Creat-Electrical CSet，如下图然后将你需要设置T型结构的网络选择刚才设置的ECSet作为参考,Verify Schedule选择yes即打开验证，如下图所示。
然后打开检查模式，在约束管理器Analyze-Analysis Modes弹出的对话框中，将Stub length/Net的检查模式选择为on 如下如所示。
然后选中你设置的网络右键Analyze，看看是否通过，为绿色pass即可，如下图所示。
再回到pcb，打开飞线，看看是否都有了T型连接点，如下图所示。
然后在回到约束管理器，将刚才设置的T型结构的网络选中，右键Creat-Bus，如下图所示。
选中所创建的Bus，右键SigXplorer，如下图所示这里可以看到刚才设置的拓扑结构，单击Set菜单下Constraints子菜单，如下图所示，选择Rel Prop Delay面板创建两个约束，注意这里设置的是从T1到U2和T1到U3，即U2和U3之间T型等长，约束名称是一样的，范围Scope 选择Local，如下图所示设置好之后，单击Update Cm图标更新回约束管理器，如下图所示。
再回到约束管理器下Net-Routing-Relative Propagation Delay 就可以看到刚才设置的约束BUS2_M1了，如下图所示。
然后再打开检查模式，在Analyze下Analysis Modes，如下图所示，将Relative propagation检查模式设置为on，如下图8、设置通用属性若以NET常用的property为例#MIN_LINE_WIDTH 最小线宽#BUS_NAME BUS名称#NO_RAT 隐藏鼠线#FIXED 将器件固定（1）、通过Edit /Porperties命令设置执行Edit /Porperties，点击你要设置属性的网络（右键Temp Group可以选择多个网络），在弹出的属性编辑对话框中选择相应的Porperties并设定Value 即可（2）、在约束管理器中设置执行Edit /Net Porperties命令，进入约束管理器的General Properties选项，选择栏位并设定其值即可，如下图所示（3）、BUS_NAME等属性也可以通过原理图设置好，然后在Allegro中导入网表的方式来设置。