触发器是构成时序逻辑电路的
电子电路基础知识(考题)
电子电路基础知识--测试第一篇电子电路基础知识一、判断题（正确的打√，错误的打×）1、射极输出器不具有电压放大作用。
（√）2、普通二极管反向击穿后立即损坏，因为击穿是不可逆的。
（√）3、在三种功率放大电路中，效率最高是的甲类功放。
（×）说明：效率最高是的乙类功放.4、逻辑电路中“1”比“0”大。
（×）说明：逻辑电路中“1”与“0”不存在大小之分。
5、石英晶体振荡器的主要优点是振荡频率稳定性高。
（√）6、直流放大器只能放大直流信号。
（√）7、在基本放大电路中，若静态工作点选择过高，容易出现饱和失真。
（√）8、振荡器的负载变动将影响振荡频率稳定性（×）9、直流放大器是放大直流信号的，它不能放大交流信号（√）10、差动放大器如果注意选择元件，使电路尽可能对称，可以减小零点漂移（√）11、放大器具有正反馈特性时，电路必然产生自激振荡（×）12、多级放大器的通频带比组成它的各级放大器的通频带窄，级数愈少，通频带愈窄（×）说明：级数愈少，通频带愈宽。
13、晶体三极管的发射区和集电区是由同一类型半导体构成的，所以e极和c极可以互换使用（×）14、在外电场作用下，半导体中同时出现电子电流和空穴电流。
（×）15、少数载流子是自由电子的半导体称为P型半导体。
（×）16、晶体二极管击穿后立即烧毁。
（×）17、用万用表测二极管正向电阻，插在万用表标“+”号插孔的测试棒（通常是红色棒）所连接的二极管的管脚是二极管正极，另一为负极。
（×）18、晶体三极管的发射区和集电区是由同一类半导体（P型或N型）构成的，所以极e和c极可以互换使用。
（×）19、PNP三极管处于截止状态时，发射结正偏（×）20、晶体三极管具有能量放大功能。
（×）21、当集电极电流值大于集电极最大允许时，晶体三极管一定损坏。
《数字电子技术》总结复习
《数字电子技术》复习一、主要知识点总结和要求1．数制、编码其及转换：要求：能熟练在10进制、2进制、8进制、16进制、8421BCD、格雷码之间进行相互转换。
举例1：（37.25）10= ( )2= ( )16=( )8421BCD解：（37.25）10= ( 100101.01)2= ( 25.4)16= ( 00110111.00100101 )8421BCD2．逻辑门电路：(1)基本概念1）数字电路中晶体管作为开关使用时，是指它的工作状态处于饱和状态和截止状态。
2）TTL门电路典型高电平为3.6 V，典型低电平为0.3 V。
3）OC门和OD门具有线与功能。
4）三态门电路的特点、逻辑功能和应用。
高阻态、高电平、低电平。
5）门电路参数：噪声容限VNH或VNL、扇出系数No、平均传输时间tpd。
要求：掌握八种逻辑门电路的逻辑功能；掌握OC门和OD门，三态门电路的逻辑功能；能根据输入信号画出各种逻辑门电路的输出波形。
举例2：画出下列电路的输出波形。
解：由逻辑图写出表达式为：，则输出Y见上。
3．基本逻辑运算的特点：与运算：见零为零，全1为1；或运算：见1为1，全零为零；与非运算：见零为1，全1为零；或非运算：见1为零，全零为1；异或运算：相异为1，相同为零；同或运算：相同为1，相异为零；非运算：零变 1， 1 变零；要求：熟练应用上述逻辑运算。
4. 数字电路逻辑功能的几种表示方法及相互转换。
①真值表（组合逻辑电路）或状态转换真值表（时序逻辑电路）：是由变量的所有可能取值组合及其对应的函数值所构成的表格。
②逻辑表达式：是由逻辑变量和与、或、非3种运算符连接起来所构成的式子。
③卡诺图：是由表示变量的所有可能取值组合的小方格所构成的图形。
④逻辑图：是由表示逻辑运算的逻辑符号所构成的图形。
⑤波形图或时序图：是由输入变量的所有可能取值组合的高、低电平及其对应的输出函数值的高、低电平所构成的图形。
⑥状态图（只有时序电路才有）：描述时序逻辑电路的状态转换关系及转换条件的图形称为状态图。
电工电子复习试题及答案
电工电子复习试题及答案一填空题1、已知图中U 1＝2V ，U 2＝-8V ，则U AB ＝-10V 。
2、电路及已知如图所示，电路中的电流I= 1 A ，电压U= 20 V 。
3、直流电路如图所示，R 1所消耗的功率为2W ，则R 2的阻值应为2 Ω。
4、我国工业交流电采用的标准频率是50 Hz 。
5、在直流电路中，电感可以看作短路，电容可以看作断路。
6、某三相对称电源作Y 形联接后对外供电，若电源线电压为380伏，则相电压为220 伏。
7、已知电流A )20314sin(230 A,)30314sin(22021?-=?+=ti t i 。
则电流i1的相位超前电流i2的相位。
8、表征正弦交流电振荡幅度的量是它的最大值；表征正弦交流电随时间变化快慢程度的量是角频率；表征正弦交流电起始位置时的量称为它的初相。
9、在RLC 串联电路中，已知电流为5A ，电阻为30Ω，感抗为40Ω，容抗为80Ω，那么电路的阻抗为50Ω，该电路为容性电路。
电路中吸收的有功功率为750W ，吸收的无功功率为1000VAR 。
10、已知负载的电压与电流相量为200=U∠120°V ，20=I ∠30°A 。
则负载的复阻抗等于10 Ω，是电感性质的复阻抗。
11、三相异步电动机主要由定子和转子两大部分组成。
电机的铁心是由相互绝缘的硅钢片叠压制成。
电动机的定子绕组可以联接成三角形或星型两种方式。
12、异步电动机的旋转磁场方向与通入定子绕组中三相电流的相序有关。
异步电动机的转动方向与旋转磁场的方向相同。
旋转磁场的转速决定于旋转磁场的磁极对数和电源频率。
13、NPN 型三极管工作在放大区时，电位最高是集电极，电位最低的是发射极。
14、二极管最重要的特性是单向导电性。
15、时序逻辑电路主要包含计数器和寄存器两大类型，其原理电路由触发器和门电路构成。
16、放大电路应遵循的基本原则是：发射结正偏；集电结反偏。
一个NPN 三极管发射结和集电结都处于正偏，则此三极管处于饱和状态；其发射结和集电结都处于反偏时，此三极管处于截止状态17、如图所示的逻辑符号是或门电路。
同步时序电路名词解释
同步时序电路名词解释
同步时序电路是一种在电子系统中应用的数字电路，它是通过时钟信号来同步各个部分的操作。
时序电路对于在确定的时间点执行特定任务的应用非常重要，如处理器、存储器和其他数字系统。
以下是同步时序电路的一些基本概念和要素：
1.时钟信号：时钟是同步时序电路的基础。
时钟信号是一个周期性的方波信号，用于同步系统中的各个元件。
时钟信号定义了电路的工作时序，使得不同的操作在特定的时钟周期内完成。
2.触发器：触发器是同步时序电路的核心元件之一。
它们是一种存储器件，通过时钟信号触发，保存输入信号的状态。
D触发器和JK触发器是常见的类型，它们被广泛用于时序电路的设计。
3.寄存器：寄存器是一组触发器的集合，用于存储二进制数据。
寄存器在时钟信号的作用下，将输入数据加载到内部存储单元中。
4.计数器：计数器是一种特殊的时序电路，用于计数时钟脉冲的数量。
它在许多数字系统中被广泛用于生成序列号、实现状态机等应用。
5.状态机：状态机是一种由状态和状态之间的转移组成的时序电路。
它可以是有限状态机（FSM）或无限状态机，用于实现特定的序列逻辑和控制功能。
6.时序逻辑：时序逻辑是指电路的输出不仅取决于当前输入，还取决于过去的输入和系统的状态。
时序逻辑通过触发器和寄存器来实现。
同步时序电路的设计需要考虑时序关系、时钟周期、信号传播延迟等因素。
合理的时序设计可以确保电路的可靠性、稳定性和正确性。
这对于数字系统的性能和正确功能至关重要。
数字电路基础
1D
C1
D
CP
D
CP
(a) D 触发器的构成
(b) D 触发器的简化电路
(c) 逻辑符号
将S=D、R=D代入同步RS触发器的特性方程，得同步D触 发器的特性方程：
Q n 1 S R Q n D DQ n D
CP=1期间有效
20
D=1/
状 态 图
波 形 图
0/
0 0/
1
1/
CP D Q Q
将S=JQn、R=KQn代入同步RS触发器的特性方程，得同 步JK触发器的特性方程：
Q n 1 S R Q n JQ n KQ n Q n
CP=1期间有效
17
JQ n K Q n
特性表
CP 0 1 1 1 1 1 1 1 1 J × 0 0 0 0 1 1 1 1 K × 0 0 1 1 0 0 1 1 Qn × 0 1 0 1 0 1 0 1 Q n+1 Q
n
功能
Q n 1 Q n 保持
0 1 0 0 1 1 1 0
Q n 1 Q n 保持
Q n 1 0 置 0
JK=00时不变
JK=01时置0
JK=10时置1 JK=11时翻转
Q
n 1
1 置 1
Q n 1 Q n 翻转
Q n 1 S R Q n JQ n KQ nQ n JQ n K Q n
Q S CP
Q R 1S C1 1R
S CP R (b) 曾用符号
S
CP
R
(c) 国标符号
25
2、主从JK触发器
Q Q
将
S JQ
G1 & G3 & Qm G5 & G7 & 主 从 & G2 & G4 Qm & G6 & G8 1 G9
时序电路逻辑功能描述方式
时序电路逻辑功能描述方式时序电路是一种电子电路，其逻辑功能在不同时间点上发生变化。
在时序电路中，电路的输出不仅依赖于当前的输入信号，还依赖于过去的输入信号和电路的内部状态。
时序电路通常由触发器（Flip-Flop）和组合逻辑门组成。
触发器是一种存储元件，可以存储一个二进制位的状态。
组合逻辑门通过将触发器的输出连接起来，并根据输入信号的条件决定是否改变触发器的状态。
通过这种方式，时序电路可以实现复杂的逻辑功能。
为了描述时序电路的逻辑功能，我们可以使用状态图、状态表和状态方程等方式。
状态图（State Diagram）是时序电路的一种图形表示方法。
它通过节点和有向边来表示电路的不同状态和状态之间的转换关系。
每个节点表示一个电路的状态，每条边表示一种条件下的状态转换。
状态图可以直观地描述时序电路的逻辑功能。
状态表（State Table）是时序电路的一种表格表示方法。
它列出了电路的每个状态和每个状态下的输出。
状态表通常包括当前状态、下一个状态和输出信号等列。
状态表可以清晰地描述电路的逻辑功能，并方便进行状态迁移和输出信号的计算。
状态方程（State Equation）是时序电路的一种数学描述方法。
它通过逻辑代数或布尔代数的形式表示电路的当前状态、输入信号和输出信号之间的关系。
状态方程可以使用逻辑门的真值表或卡诺图来推导得到。
在描述时序电路的逻辑功能时，我们通常需要确定以下几个方面的内容：1.电路的输入信号：输入信号是时序电路的触发条件，决定触发器状态的改变。
输入信号可以是外部输入，如开关和按钮，也可以是其他逻辑电路的输出。
2.电路的内部状态：内部状态是触发器的状态，它存储了电路的前一时刻的信息。
内部状态可以是一个或多个触发器的组合。
3.电路的输出信号：输出信号是根据当前输入信号和内部状态计算得到的结果。
输出信号可以是一个或多个逻辑电平。
4.电路的逻辑功能：逻辑功能是指输入信号和输出信号之间的关系，在不同的状态和条件下，输出信号如何发生改变。
触发器是构成时序逻辑电路的基本单元
触发器是构成时序逻辑电路的基本单元，触发器按逻辑功能分为RS触发器、JK触发器、D触发器、T触发器和T′触发器等多种类型；按其电路结构分为主从型触发器和维持阻塞型触发器等。
1．JK触发器（1）JK触发器符号及功能JK触发器有两个稳定状态：一个状态是Q＝1，Q=0，称触发器处于“1”态，也叫置位状态；另一个状态是Q＝0，Q＝1，称触发器处于“0”态，也叫复位状态。
JK触发器具有“置0”、“置1”、保持和翻转功能，符号如图l所示。
反映JK触发器的Q n和Q n、J、K之间的逻辑关系的状态表见表1。
状态表中，Qn表示时钟脉冲来到之前触发器的输出状态，称为现态，Q n+1表示时钟脉冲来到之后的状态，称为次态。
图l JK触发器符号表1JK触发器的状态表JK触发器的特性方程为JK触发器的种类很多，有双JK触发器74LS107，双JK触发器74LS114，741S112，74HC73，74HCT73等，有下降沿触发的，也有上升沿触发的。
图l所示的JK触发器是下降沿触发的。
（2）双JK触发器74LS7674LS76是有预置和清零功能的双JK触发器，引脚如图2所示，有16个引脚。
功能表见表2，74LS76是下降沿触发的。
图2 74LS76引脚图表2 74LS76的功能表①当R D＝0，S D＝1时不论CP，J，K如何变化，触发器的输出为零，即触发器为“0”态。
由于清零与CP脉冲无关，所以称为异步清零。
②当R D＝1，S D＝0时不论CP，J，K如何变化，触发器可实现异步置数，即触发器处于“1”态。
③当R D＝1，S D＝1时只有在CP脉冲下降沿到来时，根据J，Κ端的取值决定触发器的状态，如无CP脉冲下降沿到来，无论有无输人数据信号，触发器保持原状态不变。
2．D触发器（1）D触发器符号及功能D触发器具有置“0”和置“1”功能，其逻辑符号如图3所示，其逻辑功能为：在CP上升沿到来时，若D＝I，则触发器置1；若D＝0，则触发器置0，D触发器的特性方程为D触发器的状态表见表3图3 D触发器的逻辑符图3 D触发器的逻辑符图3所示的D触发器是上升沿触发的，也有下降沿触发的D触发器。
时序逻辑电路的输出,与电路的原状态 -回复
时序逻辑电路的输出,与电路的原状态-回复时序逻辑电路的输出与电路的原状态息息相关，它们之间的关系是通过时钟信号来实现的。
时序逻辑电路是一种具有状态的电路，它会根据输入信号和当前的状态产生不同的输出信号。
其输出与电路的原状态有着密切的联系，下面我将一步一步回答这个问题，详细阐述时序逻辑电路的输出与电路的原状态之间的关系。
首先，让我们来了解一下时序逻辑电路的基本原理。
时序逻辑电路由触发器（flip-flop）和组合逻辑电路（combinational logic）两部分组成。
触发器用于存储电路的状态，而组合逻辑电路则用于实现输入信号对于状态的转换。
时序逻辑电路的最重要的特点就是其输出不仅与当前的输入信号有关，还与之前的输入信号和状态有关。
时序逻辑电路的输出由两个主要因素决定：输入信号和电路的当前状态。
输入信号就是电路的外部输入，它们会触发电路的状态变化。
电路的当前状态则由之前的输入信号和状态经过逻辑运算得到。
我们可以利用触发器来存储电路的状态，通常使用D触发器和JK触发器。
这些触发器有时也被称为时序存储器，因为它们能够存储电路的状态，并且在时钟信号到来时根据输入信号和当前状态产生输出。
时序逻辑电路的输出在时钟信号的控制下发生变化。
时钟信号是一个周期性的信号，它的高电平和低电平分别代表了一个时钟周期的开始和结束。
在每个时钟周期的上升沿或下降沿，电路会根据当前的状态和输入信号产生新的输出。
时钟信号的频率决定了电路的工作速度，它通常以赫兹（Hz）为单位表示。
时序逻辑电路的输出也可以被称为时钟输出，它在时钟周期的每个时间点都会有一个确定的值。
时序逻辑电路的输出是通过组合逻辑电路计算得到的。
组合逻辑电路是由逻辑门和逻辑门之间的连线组成的，它们根据输入信号和电路的当前状态计算出输出信号。
逻辑门实现了逻辑运算，例如与门、或门、非门等，它们能够实现逻辑与、逻辑或、逻辑非等运算。
组合逻辑电路的输出会被反馈到触发器中，以更新电路的状态。
《数字电路制作与测试》习题册（三）
《数字电路制作与测试》习题册（三）项⽬三计数器的设计与调试主要知识点：⼀、填空题1. 时序逻辑电路的输出不仅与有关，⽽且与有关。
2. 时序逻辑电路中的存储电路通常有两种形式：和。
3. 是构成时序逻辑电路中存储电路的主要元件。
4. 锁存器和触发器是构成时序逻辑电路中的主要元件。
5. 按逻辑功能分，触发器有、、、触发器等⼏种。
6. 触发器按照逻辑功能来分⼤致可分为种。
7. 触发器是构成逻辑电路的重要部分。
8. 触发器有两个互补的输出端Q 、Q ，定义触发器的0状态为，1状态为，可见触发器的状态指的是端的状态。
9. 触发器的两个输出端Q 、Q ，当0,1Q Q ==时，我们称触发器处于。
10. 触发器的状态指的是的状态，当1,0Q Q ==时，触发器处于。
11. 触发器有2个稳态，存储4位⼆进制信息要个触发器。
12. 因为触发器有个稳态，6个触发器最多能存储⼆进制信息。
13. ⼀个有与⾮门构成的基本RS 触发器，其约束条件是。
14. ⼀个基本R S 触发器在正常⼯作时，它的约束条件是R +S =1，则它不允许输⼊S = 且R = 的信号。
15. 与⾮门构成的基本RS 锁存器输⼊状态不允许同时出现R = S = 。
16. 与⾮门构成的基本RS 锁存器的特征⽅程是，约束条件是。
17. 由与⾮门构成的基本RS 锁存器其逻辑功能有种。
18. 由与⾮门构成的基本RS 锁存器正常⼯作时有三种状态，分别是01R S =输出为，10R S = 输出为，11R S =输出为。
（0状态/1状态/保持状态）。
19. 与⾮门构成的基本RS 锁存器当Q=1时，R = ，S = 。
20. 与⾮门构成的基本RS 锁存器当Q=0时，R = ，S = 。
21. 锁存器和触发器的区别在于其输出状态的变化是否取决于。
22. 触发器的输出状态变化除了由输⼊信号决定外还取决于。
23. 和共同决定了触发器输出状态的变化。
24. 钟控RS 触发器的约束条件是。
数字电路第五章锁存器和触发器
Q3
Q
S 1S
Q
G1 G3
使能信号控制门电路
2、工作原 理
E=0： 状态不变
E=1： Q3 = S Q4 = R R
G4
G2
& Q4 ≥1
Q
状态发生变化。
S=0，R=0：Qn+1=Qn
E
S=1，R=0：Qn+1=1
≥1
&
Q
S=0，R=1：Qn+1=0
S
Q3 G1
G3
S=1，R=1：Qn+1= Ф
逻辑门控SR锁存器的E、S、R的波形如下图虚线上边所示， 锁存器的原始状态为Q = 0，试画出Q3、Q4、Q和Q 的波形。
或非门
G1
G2
Q T1 T4 Q
T3 R
T6 S
T2 T5
初态：R、S信号作用前Q端的 次态：R、S信号作用后Q端的
状态，初态用Q n表示。
状态次态用Q n+1表示。
1) 工作原理 R=0、S=0
状态不变
0 G1
R
≥1
11
Q
R
0 G1
≥1
00
Q
G2 ≥1 S
0
0
Q
若初态 Q n = 1
G2 ≥1 S
建立时间tSU ：保证与D 相关的电路建立起稳定的状态，使触 发器状态得到正确的转换。 保持时间tH ：保证D状态可靠地传送到Q 触发脉冲宽度tW ：保证内部各门正确翻转。 传输延迟时间tPLH和tPHL ：时钟脉冲CP上升沿至输出端新状态 稳定建立起来的时间 最高触发频率fcmax ：触发器内部都要完成一系列动作，需要 一定的时间延迟，所以对于CP最高工作频率有一个限制。
逻辑电路 分类
逻辑电路分类逻辑电路是现代电子技术中的重要组成部分，它们用于在电子设备中处理和传输信息。
根据其功能和结构的不同，逻辑电路可以分为多个分类。
以下是对几种常见的逻辑电路分类的介绍。
第一类是组合逻辑电路。
组合逻辑电路是由逻辑门组成的电路，逻辑门根据输入信号的组合来产生输出信号。
组合逻辑电路的输出只与当前的输入信号有关，而不受过去输入信号的影响。
常见的组合逻辑电路包括与门、或门、非门等。
与门的输出只有在所有输入信号都为1时才为1，否则为0；或门的输出只有在任意一个输入信号为1时才为1，否则为0；非门的输出与输入信号相反。
第二类是时序逻辑电路。
时序逻辑电路是由存储器和触发器等组成的电路，它可以根据输入信号和内部状态的变化来产生输出信号。
时序逻辑电路具有内部记忆功能，可以实现存储和处理信息的功能。
触发器是时序逻辑电路的核心元件，它可以存储一个比特的信息，并根据时钟信号的变化来改变其输出状态。
常见的触发器包括D触发器、JK触发器等。
第三类是可编程逻辑器件。
可编程逻辑器件是一种集成电路，可以根据用户的需求进行编程，实现不同的逻辑功能。
它通常由逻辑门和可编程的连接结构组成，可以根据用户的输入信号和编程信息来产生输出信号。
常见的可编程逻辑器件有可编程门阵列（PGA）、可编程逻辑阵列（PLA）等。
第四类是数字信号处理器（DSP）。
数字信号处理器是一种专门用于处理数字信号的微处理器，它可以对输入的数字信号进行快速、准确的处理。
数字信号处理器通常具有高速、高精度和低功耗的特点，广泛应用于通信、音频、视频等领域。
以上是对几种常见的逻辑电路分类的简要介绍。
通过合理的组合和应用这些逻辑电路，可以实现各种复杂的电子系统和功能。
在现代科技发展的背景下，逻辑电路的应用前景十分广阔，将持续为人类生活和工作带来更多的便利和创新。
(完整版)《数字电子技术》知识点
《数字电子技术》知识点第1章 数字逻辑基础1．数字信号、模拟信号的定义2．数字电路的分类3．数制、编码其及转换要求：能熟练在10进制、2进制、8进制、16进制、8421BCD 之间进行相互转换。
举例1：（37.25）10= ( )2= ( )16= ( )8421BCD 解：（37.25）10= (100101.01)2= ( 25.4)16= (00110111.00100101)8421BCD 4．基本逻辑运算的特点与运算：见零为零，全1为1；或运算：见1为1，全零为零；与非运算：见零为1，全1为零；或非运算：见1为零，全零为1；异或运算：相异为1，相同为零；同或运算：相同为1，相异为零；非运算：零变 1， 1变零；要求：熟练应用上述逻辑运算。
5．数字电路逻辑功能的几种表示方法及相互转换。
①真值表（组合逻辑电路）或状态转换真值表（时序逻辑电路）：是由变量的所有可能取值组合及其对应的函数值所构成的表格。
②逻辑表达式：是由逻辑变量和与、或、非3种运算符连接起来所构成的式子。
③卡诺图：是由表示变量的所有可能取值组合的小方格所构成的图形。
④逻辑图：是由表示逻辑运算的逻辑符号所构成的图形。
⑤波形图或时序图：是由输入变量的所有可能取值组合的高、低电平及其对应的输出函数值的高、低电平所构成的图形。
⑥状态图（只有时序电路才有）：描述时序逻辑电路的状态转换关系及转换条件的图形称为状态图。
要求：掌握这五种（对组合逻辑电路）或六种（对时序逻辑电路）方法之间的相互转换。
6．逻辑代数运算的基本规则①反演规则：对于任何一个逻辑表达式Y ，如果将表达式中的所有“·”换成“＋”，“＋”换成“·”，“0”换成“1”，“1”换成“0”，原变量换成反变量，反变量换成原变量，那么所得到的表达式就是函数Y 的反函数Y （或称补函数）。
这个规则称为反演规则。
②对偶规则：对于任何一个逻辑表达式Y ，如果将表达式中的所有“·”换成“＋”，“＋”换成“·”，“0”换成“1”，“1”换成“0”，而变量保持不变，则可得到的一个新的函数表达式Y ＇，Y ＇称为函Y 的对偶函数。
同步时序电路和异步时序电路
同步时序电路和异步时序电路触发器是构成时序逻辑电路的基本元件，根据电路中各级触发器时钟端的连接方式，可以将时序逻辑电路分为同步时序电路和异步时序电路。
在同步时序电路中，各触发器的时钟端全部连接到同一个时钟源上，统一受系统时钟的控制，因此各级触发器的状态变化是同时的。
在异步时序逻辑电路中，各触发器的时钟信号是分散连接的，因此触发器的状态变化不是同时进行的。
8.2.1 同步时序电路设计1．同步时序电路原理说明从构成方式上讲，同步时序电路所有操作都是在同一时钟严格的控制下步调一致地完成的。
从电路行为上讲，同步电路的时序电路共用同一个时钟，而所有的状态变化都是在时钟的上升沿（或下降沿）完成的。
例如，基本的D触发器就是同步电路，当时钟上升沿到来时，寄存器把D 端的电平传到Q输出端；在上升沿没有到来时，即使D端数据发生变化，也不会立即将变化后的数据传到输出端Q，需要等到下一个时钟上升沿。
换句话说，同步时序电路中只有一个时钟信号。
2．同步电路的Verilog HDL描述同步逻辑是时钟之间存在固定因果关系的逻辑，所有时序逻辑都在同源时钟的控制下运行。
注意，在Verilog HDL实现时并不要求同一时钟，而是同源时钟。
所谓的同源时钟是指同一个时钟源衍生频率比值为2的幂次方，且初相位相同的时钟。
例如，clk信号和其同初相的2分频时钟、4分频就是同源时钟。
（1）典型的同步描述在Verilog HDL设计中，同步时序电路要求在程序中所有always块的posedge/negedge关键字后，只能出现同一个信号名称（包括同源的信号），并且只能使用一个信号跳变沿。
下面给出一个同步时序电路的描述实例。
【例8-9】通过Verilog HDL给出一个同步的与门。
上述程序比较简单，这里就不给出其仿真结果。
（2）同步复位的描述同步复位，顾名思义，就是指复位信号只有在时钟上升沿为有效电平时，才能达到复位的效果。
否则，无法完成对系统的复位工作。
数字电子线路时序逻辑电路的设计与分析
CP是触发器的特殊输入信号，只控制输入信号对触发 器输出端产生作用的时间（或时刻），不影响触发器的逻 辑功能。CP信号对触发器产生控制作用称为触发。受CP信 号控制的输入信号称为同步输入信号。
CP信号的控制方式有电平触发和边沿触发两种类型。
CP信号线加标“∧”符号表示边沿触发，无此符号为 电平触发。
• R0（无效态）、S1（有效态）时，无论触发 器的现态Qn为何值，次态都为1，Qn11，称 为触发器置1（又叫置位SET）。
• R0，S0（两信号都无效）时，两个与非门相 互锁定，保持触发器的原来状态，Qn1Qn， 称为触发器的保持态。
• R1，S1（两个信号都有效）时，两个与非门 输出都为1，为异常的不定态。显然这种情况 是不允许出现的，在使用中要注意约束。
第1节 时序电路的记忆单元——触发器
• 触发器是具有记忆功能的基本单元，是构成时序逻辑电路 的主体。
• 在理论上触发器应设有两个互补输出端：Q、 （实用中可 按需要选其中一个），以Q端的状态代表触发器的状态， Q=1为触发器的1态，Q=0为触发器的0态。若两个输出端 出现同时为1或同时为0的状态时，则称为触发器的异常 （不确定）状态，是不允许出现（应该约束）的状态。
表4-6 D触发器逻辑功能表
D
逻辑功能
0
置0（Qn1=0）
1
置1（Qn1=1）
图4-10 D触发器构成及符号
Qn1 Qn
D触发器的特性方程：
2、J-K触发器 表4-7 J-K触发器的逻辑功能表
JK
逻辑功能
00
保持（Qn1=Qn）
01
置0（Qn1=0）
10
置1（Qn1=1）
11
翻转（ ）
J-K触发器的功能可用D触发器转换实现，转换逻辑是:
数字电路jk锁存器
C1 1D
Q
CP
Q
D
对CP下降沿敏感的边沿触发器 逻辑符号
工作波形
CP
C1 1D
Q
D
Q
2. 典型集成电路
74HC/HCT74
74HC/HCT74的功能表
输
1S 1 C D 1D P 1R D 2S 2 C D 2D P 2R
D
TG1 TG C C
G1 1
TG2 TG C
TG4 TG C
1
Q C
1 G4 1 C
TG2和TG3的工作状态相同
G2
CP
2. 由传输门组成的CMOS边沿D触发器 工作原理： (1) CP=0时:
C
C =1，C=0，
从锁存器 C Q TG3 TG C C 1 G3 Q Q G1 1
主锁存器
D=1 D 0
约束条件:
S R
S R
Q Q
S +R = 1
画工作波形 方法：1. 根据锁存器信号敏感情况,确定状态转换时间 2. 根据触发器的逻辑功能确定Qn+1。
S
1
S Q
0
1 0
1
1 0
1
1
0 0
R
1 0 1
1
1 1 1
R
Q
Q Q
不 定
不变 置0 不变置1 不变 置1 不变 置1
工作波形能直观地表示其输入信号与输出的时序关系。
1 1 0 0 1 1
0 1
0 1 0 1 0 1
RQn
状态不变
S 0
00
01
11
10
0 1
1 1
0 ×
0 ×
时序逻辑电路的结构
时序逻辑电路的结构时序逻辑电路是一种数字电路，其输出不仅取决于当前的输入，还与之前的输入序列有关。
这种电路主要由组合逻辑电路和存储元件组成，存储元件用来存储状态信息。
下面将从五个方面详细介绍时序逻辑电路的结构。
1.输入和输出信号时序逻辑电路具有一组输入信号和一组输出信号。
输入信号用于改变电路的状态，而输出信号则表示电路的当前状态。
与组合逻辑电路不同的是，时序逻辑电路的输出信号不仅与当前的输入信号有关，还与其内部存储的状态信息有关。
2.存储元件存储元件是时序逻辑电路的核心部分，用于存储状态信息。
常见的存储元件包括触发器和寄存器等。
触发器在特定的时钟脉冲边缘触发下，根据输入信号的变化更新内部状态；寄存器则能够保存一个二进制数位的序列，常用于实现计数器、移位器等功能。
3.逻辑门逻辑门是实现逻辑运算的电路元件，用于处理输入信号并产生输出信号。
在时序逻辑电路中，逻辑门通常与存储元件配合使用，以实现特定的功能。
常见的逻辑门有与门、或门、非门等，这些门电路能够实现基本的逻辑运算。
4.时钟信号时钟信号是时序逻辑电路中控制电路运行的关键信号。
时钟信号通常是一个周期性的脉冲信号，用于控制触发器的触发时刻和状态更新。
在同步时序逻辑电路中，所有存储元件都在同一时钟信号的控制下进行状态更新。
5.反馈信号反馈信号是指从时序逻辑电路的输出端返回的信号，用于影响电路的下一个状态。
反馈信号通常由存储元件的输出提供，并作为输入信号的一部分影响下一个状态的计算。
通过适当的反馈设计，可以实现各种复杂的时序逻辑功能，如计数器、移位器等。
时序逻辑电路是一种重要的数字电路类型，其结构包含输入和输出信号、存储元件、逻辑门、时钟信号和反馈信号等方面。
通过这些组成部分的协同工作，时序逻辑电路能够实现各种复杂的逻辑功能，并在数字系统中得到广泛应用。
了解时序逻辑电路的结构和工作原理对于设计、分析和应用数字系统具有重要意义。
逻辑门电路和触发器
2.1 逻辑门电路和触发器数字电路可以分为组合逻辑电路和时序逻辑电路两类：组合逻辑电路的特点是任何时刻的输出信号仅仅取决于输入信号，而与信号作用前的电路原有状态无关。
在电路结构上单纯由逻辑门构成，没有反馈电路，也不含有存储元件。
时序逻辑电路在任何时刻的稳定输出，不仅取决于当前的输入状态，而且还与电路的前一个输出状态有关。
时序逻辑电路主要由触发器构成，而触发器的基本元件是逻辑门电路，因此，不论是简单还是复杂的数字电路系统都是由基本逻辑门电路构成的。
2.1.1 逻辑门电路数字系统的所有逻辑关系都是由与、或、非三种基本逻辑关系的不同组合构成。
能够实现逻辑关系的电路称为逻辑门电路，常用的门电路有与门、或门、非门、与非门、或非门、三态门和异或门等。
逻辑电路的输入和输出信号只有高电平和低电平两种状态：用1表示高电平、用0表示低电平的情况称为正逻辑；反之，用0表示高电平、用1表示低电平的情况称为负逻辑（本书采用正逻辑）。
在数字电路中，只要能明确区分高电平和低电平两种状态就可以了，高电平和低电平都允许有一定范围的误差，因此数字电路对元器件参数的精度要求比模拟电路要低一些，其抗干扰能力要比模拟电路强。
1．与门当决定某个事件的全部条件都具备时，该事件才会发生，这种因果关系称为与逻辑关系。
实现与逻辑关系的电路称为与门。
与门可以有两个或两个以上的输入端口以及一个输出端口，输入和输出按照与逻辑关系可以表示为：当任何一个或一个以上的输入端口为0时，输出为0；只有所有的输入端口均为1时，输出才为1。
组合逻辑电路的输入和输出关系可以用逻辑函数来表示，通常有真值表、逻辑表达式、逻辑图和波形图四种表示方式。
下面就以两输入端与门为例加以说明：（1）真值表是根据给定的逻辑关系，把输入逻辑变量各种可能取值的组合与对应的输出函数值排列成表格。
它表示了逻辑函数与逻辑变量各种取值之间的一一对应的关系，逻辑函数的真值表具有唯一性，若两个逻辑函数具有相同的真值表，则两个逻辑函数必然相等。
数字电子技术 判断题
二、判断题（将判断结果填入括号中。
正确的填“√”，错误的填“×”。
每题2.0分）（）1、数字电路又称为开关电路、逻辑电路。
答案：正确（）2、二极管、三极管、场效应管是常用的开关元件。
答案：正确（）3、最基本的逻辑关系是：与、或、非。
答案：正确（）4、高电平用0表示，低电平用1表示，称为正逻辑。
答案：错误（）5、TTL型门电路比CMS型门电路开关速度快。
答案：正确（）6、逻辑表达式是逻辑函数常用的表示方法。
答案：正确（）7、用真值表表示逻辑函数，缺乏直观性。
答案：错误（）8、逻辑图是最接近实际的电路图。
答案：正确（）9、由真值表得到的逻辑函数一般都要经过化简。
答案：正确（）10、组合电路的特点是：任意时刻的输出与电路的原状态有关。
答案：错误（）11、1+A＝1答案：正确（）12、AB+A＝A答案：正确（）13、将实际问题转换成逻辑问题第一步是要先写出逻辑函数表达式。
答案：错误（）14、全加器是一个只能实现本位两个进制数相加的逻辑电路。
答案：错误（）15、字符显示器一般由八段发光二极管构成。
答案：错误（）16、组合逻辑电路有若干个输入端，只有一个输出端。
答案：错误（）17、组合逻辑电路任意时刻的稳定输出只由该时刻的输入信号取值组合决定，而与原电路状态无关。
答案：正确（）18、JK触发器是一种全功能的触发器。
答案：正确（）19、D触发器有两个输入端，两个输出端。
答案：错误（）20、时序逻辑电路的输出与电路的原状态无关。
答案：错误（）21、触发器是构成时序逻辑电路的基本单元。
答案：正确（ ）22、组合逻辑电路中一般应有JK 触发器。
答案：错误（ ）23、二进制编码器是将输入信号编成十进制数字的逻辑电路。
答案：错误（ ）24、组合逻辑电路一般由各种门电路组成。
答案：正确（ ）25、时序逻辑电路分析的关键是求出状态方程和状态转换真值表，才可画出时序图。
答案：正确（ ）26、同步计数器中，各触发器受不同时钟脉冲控制。
构成时序逻辑电路的基本单元
构成时序逻辑电路的基本单元
时序逻辑电路的基本单元有以下几种：
1. RS触发器：由两个反馈连接的逻辑门组成，可以实现存储和记忆功能。
它有两个输入端口：Set和Reset，以及两个输出端口：Q和Q’。
2. D触发器：由一个反馈连接的逻辑门和一个数据输入端口组成。
它有一个输入端口D，用来输入数据，一个时钟输入端口CLK，用来控制数据的存储和传输。
3. JK触发器：由两个输入端口J和K、一个时钟输入端口CLK和一个输出端口Q组成。
与RS触发器相比，JK触发器具有更多的操作模式，具有较好的灵活性。
4. T触发器：由一个输入端口T、一个时钟输入端口CLK和一个输出端口Q组成。
与JK触发器相比，T触发器的操作模式更简单，因为它只有一个输入端口。
5. 计数器：用于计数操作的电路，可以实现各种计数功能，如二进制计数、十进制计数等。
常见的计数器有二进制加法计数器和BCD计数器。
这些基本单元可以按照需要进行组合、串联和并联，构成复杂的时序逻辑电路。
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触发器是构成时序逻辑电路的基本单元
触发器是构成时序逻辑电路的基本单元
触发器是构成时序逻辑电路的基本单元，触发器按逻辑功能分为RS触发器、JK触发器、D触发器、T 触发器和T′触发器等多种类型；按其电路结构分为主从型触发器和维持阻塞型触发器等。
1．JK触发器
（1）JK触发器符号及功能
JK触发器有两个稳定状态：一个状态是Q＝1，Q=0，称触发器处于“1”态，也叫置位状态；另一个状态是Q＝0，Q＝1，称触发器处于“0”态，也叫复位状态。
JK触发器具有“置0”、“置1”、保持和翻转功能，符号如图l所示。
反映JK触发器的Q n和Q n、J、K之间的逻辑关系的状态表见表1。
状态表中，Qn表示时钟脉冲来到之前触发器的输出状态，称为现态，Q n+1表示时钟脉冲来到之后的状态，称为次态。
图l JK触发器符号表1
JK触发器的状态表
JK触发器的特性方程为
JK触发器的种类很多，有双JK触发器74LS107，双JK触发器74LS114，741S112，74HC73，74HCT73等，有下降沿触发的，也有上升沿触发的。
图l所示的JK触发器是下降沿触发的。
（2）双JK触发器74LS76
74LS76是有预置和清零功能的双JK触发器，引脚如图2所示，有16个引脚。
功能表见表2，74LS76是下降沿触发的。
图2 74LS76引脚图表
2 74LS76的功能表
①当R D＝0，S D＝1时
不论CP，J，K如何变化，触发器的输出为零，即触发器为“0”态。
由于清零与CP脉冲无关，所以称为异步清零。
②当R D＝1，S D＝0时
不论CP，J，K如何变化，触发器可实现异步置数，即触发器处于“1”态。
③当R D＝1，S D＝1时
只有在CP脉冲下降沿到来时，根据J，Κ端的取值决定触发器的状态，如无CP脉冲下降沿到来，无论有无输人数据信号，触发器保持原状态不变。
2．D触发器
（1）D触发器符号及功能
D触发器具有置“0”和置“1”功能，其逻辑符号如图3所示，其逻辑功能为：在CP上升沿到来时，若D＝I，则触发器置1；若D＝0，则触发器置0，D触发器的特性方程为
D触发器的状态表见表3
图3 D触发器的逻辑符图3 D触发器的逻辑符
图3所示的D触发器是上升沿触发的，也有
下降沿触发的D触发器。
D触发器的种类很多，
有六上升沿D触发器74LS174、八D触发器
74LS273、六D触发器74LS378等，下面介
绍八D触发器74LS273及其应用电路。
（2）八D触发器74LS273
74LS273是具有复位功能、上升沿触发的8位数据锁存器，18个引脚。
其功能表见表4，由表可知，当RD＝0时，不论CP，D如何变化，触发器可实现异步清零，即触发器为“0”态。
当RD＝1时，只有在CP脉冲上升沿到来时，根据D端的取值决定触发器的状态，如无CP脉冲上升沿到来，无论有无输人数据信号，触发器保持原状态不变。
74LS273的引脚图和所组成的8路数显抢答器如图4所示。
该抢答器能实现优先抢答、音响提示、数字显示等功能。
电路中S1～S8为自复式常开按钮，分别作为8 路抢答按钮，S0供主持人用于抢答信号的开关。
VD9，R11和C1组成上电复位清除电路，VD1～VD8组成或门电路，为单向可控硅VS提供触发电流。
R1～R8是保证S1～S8中按钮未按下时，
74LS273对应的数据输人端为低电平。
CH233为数显译码驱动电路，当其所有的输人端Y1～Y8为低电平时，数码管处于全熄灭状态，LED为共阴极数码管。
当其Y1～Y8端加高电平时，共阴极数码管将显示对应的数字。
如Y2为高电平，而Y1 ，Y2，Y3，Y4，Y5，Y6，Y7,Y8为低电平时，数码管显示数字2。
IC3为音乐集成块。
表4 74LS273的功能表
该电路的工作原理是：当主持人发出抢答命令后，如第四小组抢先按下S4，74LS273的8脚（D4）为高电平，同时VDI～VD8组成的或门电路输出高电平，触发单向可控硅vs导通，74LS273的H 脚（时钟触发端CP）的电位由低变高，上升沿触发74LS273，使74LS273数据输人端的数据送到数据输出端上，由于可控硅VS一旦导通，74LS273的11脚一直维持高电平，74LS273的数字被锁存，即74LS273的9脚和CH233的4脚也一直维持高电平，经CH233译码后，LED便显示4。
另外，在可控硅导通时，经C2耦合，有一触发信号加到IC3的触发端，使喇叭BL产生音响提示。
当其他小组再按下其他键时，均不能使74LS273的输出数据发生变化，因此，数码管显示不会改变，也不会显示音响提示。
当打开开关S0，电路会因为电源中断而白动复位，显示熄灭，为下一次抢答做好了准各。
图4 74LS273的引脚和应用电路欢迎转载，信息来源维库电子市场网（）。