Allegro Layout 注意事项
allegro常见问题解答
allegro常见问题解答allegro常见问题解答allegro是Cadence 推出的先进 PCB 设计布线工具，下面店铺准备了关于allegro常见问题解答，欢迎大家参考!1 无论哪个版本都经常出现自动退出，提示为非法操作，然后不能存盘，自动退出。
(ALLEGRO)(出现这种情况，主要是操作系统方面的原因，ALLEGRO要求在英文NT或WINDOWS 2000下使用.在中文WINDOWS 2000下,出错概略提高许多。
事实上，设计人员应充分使用Allegro的Autosave 功能，以避免各种情况下引起的数据丢失。
提示：Allegro在异常退出时，会在当前设计目录下产生一个后缀为sav的文件。
用Allegro打开该文件，另存为brd文件即可)2在ALLEGRO中，编辑焊盘时，经常会出现“执行程序错误”而退出程序，且没有备份文件，导致之前的工作白费。
(此问题14.1已经解决，而且同样与操作系统有关)3 在从自动布线器(SPECCTRA)建军回到ALLEGRO后，输出表层的线、孔就与器件成为一个整体，移动器件时，线、孔就附在上面一起移动。
(实际上，这个功能是Cadence应大多数用户要求而添加上的，主要是为了方便移动器件的时候fanout后的引腿和via能跟着一起移动。
如果你实在不愿意这么做，可以执行下面这个Skill程序解决，以后版本将会有选项供用户选择：; The following Skill routine will remove invisible; properties from CLINES and VIAS.; The intent of this Skill program is to provide; users with the ability of deleting the invisible; properties that SPECCTRA/SPIF puts on. This will allow the moving; of symbols without the attached clines/vias once the; design is returned from SPECCTRA if the fanouts were originally; put in during an Allegro session.;; To install: Copy del_cline_prop.il to any directory defined; within your setSkillPath in your; allegro.ilinit. Add a "load("del_cline_prop.il")"; statement to your allegro.ilinit.;; To execute: Within the Allegro editor type "dprop" or; "del cline props". This routine should; only take seconds to complete.;; Deficiencies: This routine does not allow for Window or; Group selection.;; WARRANTIES: NONE. THIS PROGRAM WAS WRITTEN AS "SHAREWARE" AND IS AVAILABLE AS IS; AND MAY NOT WORK AS ADVERTISED IN ALL ENVIRONMENTS. THERE IS NO; SUPPORT FOR THIS PROGRAM.;; Delete invisible cline/via properties.;axlCmdRegister( "dprop" 'delete_cline_prop)axlCmdRegister( "del cline props" 'delete_cline_prop)(defun delete_cline_prop ();; Set the Find Filter to Select only clines(axlSetFindFilter ?enabled (list "CLINES" "VIAS")onButtons (list "CLINES" "VIAS"));; Select all clines(axlClearSelSet)(axlAddSelectAll) ;select all clines and vias(setq clineSet (axlGetSelSet))(axlDBDeleteProp clineSet "SYMBOL_ETCH") ;Remove the property(axlClearSelSet) ;unselect everything4.用贴片焊盘(type=single)做成的package，用toolspadstackmodify design padstack...编辑，发现type变成了blind/buried。
Allegro Layout注意事项
Allegro Layout 注意事项：一、导入结构图，网络表。
根据要求画出限制区域ROUTE KEEPIN, PACKAGE KEEPIN,（一般为OUTLINE内缩40mil），PACKAGE KEEPOTU，ROUTE KEEPOUT(螺絲孔至少外扩20 mils); 晶振,电感等特殊器件的MOAT区。
二、布局，摆元器件。
设置W/S 走线规则三、画出板边ANTI ETCH，在ROUTE KEEPIN之内每一层画20MIL的环板GND Shape（电源层Shape板边比GND层内缩40 MIL）四、布线1、特殊信号走线：泛指CLOCK、LAN、AUDIO 等信号（此区块的处理请一次性完成，不要留杂线）A、进出CHIP(集成电路芯片) 的TRACE要干净平顺B、进出Connector 时要每一颗EMI零件顺序走过C、Connector的零件区内走线，Placement净空（只出不进）2、高速信号走线：泛指FSB、DDR、等信号A、表层走线尽量短，绕等长时以内层为主。
B、走线需注意不可跨PLANE ，不可进入大电流的电感、MOS区及其它电路区块（MOAT）C、走高速线区块时，顺手把附近的杂线，POWER、GND VIA 引出D、请看Guideline 处理走线（避免设置时的失误）3、BGA走线注意事项：A、BGA走线一律往外走（如需内翻时请先告知），走线预留十字电源通道。
BGA中以区块走线的方式，非其本身的信号不要进入。
B、当BGA的TRACE 在经过特殊信号处理，及BUS线处理等过程后整个BGA已完成2/3的走线时，可将剩余的所有TRACE引出BGA，以完成BGA区域处理。
C、BGA走线清完后，请CHECK 于GND PLANE 的BGA区，CHECK PLANE是否过于破碎、导通不足，请调整OK4、CLK信号走线：A、CLK 信号必须用规定的层面和线宽走线、长度符合要求，走线时应少打VIA（一个网络信号一般不多于2个）、少换层，不能跨PLANEB、CLK信号输出先接Damping电阻（阻抗匹配），再接电容（滤除噪声），再由电容接出C、CLK线要尽量远离板边（>300MIL），应避免在SLOT槽、BGA等重要组件中走线D、CLK Generator下方要净空，下方通常每层会铺GND SHAPE，并打GND VIA，CLK Generator的GND PIN可以内引接到SHAPE上，5、SHAPE 注意事项：A、板上大电流信号的SHAPE （例如：+VBAT、+VAC_IN、、、等），此为进入板内的主电源，线宽要足够大，请尽量保持SHAPE 宽度，如有其它信号在上面打VIA，注意VIA方向，不要使SHAPE 在VOID 后过于破碎，影响信号导通。
allegro使用技巧
为了便于大家察看pcb 版，我将Allegro 中遇到的一些细微的东西在此跟大家分享：1、焊盘空心、实心的显示经常每个人都有自己视觉的习惯，有些人习惯空心焊盘而有些人则习惯实心的，当面对的板子和你自己的习惯矛盾时，可以用以下的方法来改变：在菜单中选SetupÆDrawing Options….，会弹出一个对话框：在Display 下的Filled pad 前面打勾，显示的就是实心焊盘，反之就是空心的。
在16.3中则在display菜单下参数设置，display选项卡中2、Highlight这个如果没有设定好的话，当我们高亮一个网络或者零件的时候，显示为虚线条，这样当放大屏幕的时候很难看清点亮的东西。
没有设定好的话，当我们高亮一个网络或者零件的时候，显示为虚线条，这样当缩小屏幕的时候很难看清点亮的东西。
按照如下的方法可以加以设定：在菜单中选SetupÆUser Preferences…，点选Display，在右侧的Display_nohilitefont 前面打勾，则高亮的物体显示为实心颜色，否则为虚线。
这一点实际做一下对比就可以体会到。
3、显示平面层花盘这点跟第1 点类似，在图一中的Thermal pads 中打勾即可；另外要想显示钻孔，只需选中Display drill holes。
4、DRC 显示为填充以及改变大小显示填充：同样在图二的对话框中，选中右侧Display_drcfill 即显示填充的drc，否则为空心。
改变大小：在参数设置中显示的对话框中点开drc 则出现对话框：我们就可以更改drc 的大小，或者开、关drc。
5、改变光标的形状（大十字、小十字等）用惯PowerPCB 的人可能比较习惯光标是大十字，充满整个屏幕，可以作如下设定：在图二中，选中左侧Ui，在右侧Pcb_cursor 的下拉菜单中选不同的项，则可以实现不同的设定，其中Cross 是小光标，infinite 是大光标。
Allegro布线重要事项
1：零件制作1.1：smd PAD单边加大0.3MM，两边加大0.3*21.2：dip pad单边加大0.3MM，两边加大0.3*21.3：dip pad上下层都需要soldermask1.4: smd PAD TOP层soldermask&pastemask1.5：smd PAD&dip pad需要有1PIN表示1.6：dip pad 1PIN需要做方型1.7：金手指需要全部开窗1.8：零件的高度:机构中会告诉你零件的高度位置，如果没有零件高度，那么机壳就会碰到，所以需要零件高度1.9：零件摆放的重要性:零件摆放的决定电源的流向性是否通常，以及线路信号的连接性是否干净整洁2.0：文字表达:文字的表达，方便焊接工人的焊接，以及后续修理工的维修2:走线规则2.1走直线，并且拐弯用45度，2.2：不可以从零件的肚子中间穿线，如电容，电阻，IC，等，（电源或PAD间距比较小的）2.3：不要有多余线头或VIA2.4：电源线需要都比常规线宽2.5：VIA不可以打在PAD上面3:LAYOUT 步骤3.1：按照SPEC制作零件3.2：按照客户提供的XLS，PDF，DXP等制作DSN（网路信号）3.3：导入客户提供的DXP（机构），部分可能只是提供长宽尺寸（金手指部分用0.2圆角）ROUTE KEEPIN ALL请做0.2MM3.4：打开一个新的ALLGERO，将路径（SETUP）指向需要的零件位置3.5：IMPORT （NET.TXT或ALLEGRO文件）3.6：PLACE MANULLY 拿出菜单中所有NETIN进去的零件3.7：将零件放进客户所提供的固定位置，（需要看清楚放在TOP还是BOT）3.8：rule设置，将客户提供的线宽，线距提前设置进去，（杂线一般使用0.15MM），LOGIC-ASSIGN DIFFERENTIAL PAIR设置配对走线3.9：请优先将重要线LAYOUT，如：（DIFF，CLK，USB，SATA，PCIE，等。
allegro经验总结
Layout注意事项1,走线尽量走直线，少弯折Better poor 2,走线拒绝直角或锐角Better poor3,T型线的走法：Better poor4,信号线请不要无故绕远走，这样会增加走线的长度5，换层via不易过多（高速信号线via以不大于2个为佳，普通信号线via数尽量不要大于pin数），且换层不宜过快。
(下图跳层太快)Poor6，高速信号线在换层时要伴GND via(如下图)Better7,differential pair 一对线之间的间距要始终保持一致BetterpoorBetter poor5mil 5mil 5mil 5mil8mil5mil8, 小型电阻电容两pin之间不要穿线Poor9,一般每个GND pin要打一个gnd via，不要几个pin共享一个via，大pin要打两个以上Better poor10,转电压时: 1via(big)=2via(small)=40mil(shape)=1A.且在电压转换时，GND via数量要取决于power via,两都要大致相当。
Gnd via=power via11，shape 要铺的平整美观，且shape不要离其它pin太近，以防短路。
Better poor12,电源要先过Bypass电容再过IC pin脚Better poor13,GND via 要靠近pin脚打，不要拉的太远Better poor14，IC相邻两pin如有相连关系，则应拉出pin再连，不可在两pin 内侧直接相连Better poor 15，多条走线一起换层via要打的整齐美观Better poor16,打via时要照顾到内层plane的宽度要求Better poor17,非大电流之power和GND走线宽20mil以上。
如果IC pin的宽度小于20，则与pin同宽即可。
18,讯号线要先经过电阻电容再到connector pinBetter poor19,BGA打via要有技巧，不要堵塞其它层的走线或打碎内层plane, 如下图OK20,重要信号线不能走在转电压器件（如大电感、chock）等零件下方，这些零件下方也不要打其它viaBetter poor21，Crystal要包地，并打gnd via,如下图OK22，Audio 区域不允许穿插其它信号线（任何一层都不允许）23,当boardfile中有铺动态shape时，记得Dynamic fill这个选项一定要选中smooth，不然即使短路也不会产生drc24, 走线注意不要让防焊造成短路（下图蓝色为防焊）且线距防焊、防焊距防焊至少3mil以上。
Allegro PCB覆铜的14个注意事项
Allegro PCB覆铜的14个注意事项1.覆铜覆盖焊盘时，要完全覆盖，shape 和焊盘不能形成锐角的夹角。
2.尽量用覆铜替代粗线。
当使用粗线时，过孔通常最好为非通常走线过孔，增大过孔的孔径和焊盘。
修改后：3.尽量用覆铜替换覆铜走线的模式，后者常常产生一些小尖角和直角使用覆铜替换走线:修改后4.shape 的边界必须在格点上，grid-off 是不允许的。
（sony规范)5.shape corner 必须大小一致，如下图，corner 的两条边都是4 个格点，那么所有的小corner 都要这样做。
（sony规范)shape 不能跨越焊盘，进入器件内部，特别地，表层大范围覆铜。
（sony规范)8.严格意义上说，shape&shape，shape & line 必须等间隔，如果设定shape和line 0.3mm,间距，那么所有的shape 间距都要如此，不能存在0.4mm 或者0.25mm 之类的情况，但为了守住格点铺铜，就是在满足0.3mm 间距的前提下的格点间距。
（sony规范)9.插头的外壳地，以及和外壳地相连的电感、电阻另一端的GND，最好覆铜10.插头的外壳地覆铜连接方式最好用8角的方式，而非Full Connect的方式11.电容的GND端最好直接通过过孔进入内层地，不要通过铜皮连接，后者不利于焊接，且小区域的铜皮没有意义12.电源的连接，特别是从电源芯片输出的电源引脚最好采用覆铜的方式连接13.PCB，即使有大量空白区域，如果信号线的间距足够大，无需表层覆铜铺地。
表层局部覆铜会造成电路板的铜箔不均匀平衡。
且如果覆铜距离走线过近，走线的阻抗又会受铜皮的影响。
14.由于空间紧张，GND不能就近通过过孔进入内层地，这时可通过局部覆铜，再通过过孔和内层地连接。
LAYOUT应注意事项
LAYOUT應注意事項：1.如果兩個銲點之間，只走一條線，應儘量走在中間，以減少短路的機會。
2.繞線時，除非不得已的情況下，不要走90度角，容易造成斷裂。
3.繞完線後，儘可能使用淚滴，以增加線與銲點的接觸面，接觸面積愈大則線愈不容易斷裂。
4.繞線距離板邊，最少不要低於0.5MM，以免成型時將線截斷。
5.文字面避免放在銲點上面，將參考位置放在實體物面積之外。
6.注意FPC要折彎或擺動之處，必須儘量設計不要太硬，不要舖太多的銅，使其具有良好的耐折性。
7.導線的寬度：銅導線的寬度關係到耐電流和溫昇，所以盡量使用寬一點的導體較佳)。
通常信號用0.8mm寬，電源用1.5mm以上。
必要時可以加大或減小。
太細的線製作容易導致失敗。
8.焊點不要太小以免脫落，孔徑可以設成0.5mm以利鑽孔時的定位。
如果你技術好，可以直接設成要鑽孔的孔徑，這樣子銅箔比較不容易突起，但是相對鑽孔定位會差一點，要是鑽歪了，焊點內會有留白。
9：零件排列时各部份电路盡可能排列在一起，走线盡可能短。
10：IC地去耦电容应尽可能的靠近IC脚以增加效果。
11：如果两条线路之间的电压差较大时需注意安全间距。
12：要考量每条回路的电流大小，即发热状况来决定铜箔粗细。
13：线路拐角时尽量部要有锐角，直角最好用钝角和圆弧。
14：对高频电路而言，两条线路最好不要平行走太长，以减少分布电容的影响，一般采取顶层底层众项的方式。
15：高频电路须考量地线的高频阻抗，一般采用大面積接地的方式，各点就近接地，减小地线的电感份量，讓各接地点的电位相近。
16：高频电路的走线要粗而短，减小因走线太长而产生的电感及高频阻抗对电路的影响。
17：零件排列时，一般要把同类零件排在一起，盡量整齐，对有极性的元件盡可能的方向一致，降低淺在的生产成本。
18：对RF机种而言，电源部份的零件盡量遠离接收板，以减少干擾。
19：对TF机种而言，发射器应盡可能离PIR远一些，以减少发射时对PIR造成的干扰。
Layout注意事项
LAYOUT 注意事項
1、 首先看专案工程师邮件中的注意事项和要求，一般情况下要严格遵守，做不到时要提出
2、 机构中的零件摆放位置、层面、限高、禁布区、钻孔、零件方向等标识，要看清楚，放
要注意，有疑问的地方要提出来
3、新的零件在做封装时，不但要看规格书，最好要有实物对照，因为有时规格书推荐的值并
定很适当
4、PCB Layout 好后，最好做成拼版方式（因为以后如果采购换PCB厂商做板，板都是相同的
网不用换），加上Mark点、板边，V-CUT标识，方便生产。
5、Layout中有个表格，里面的信息要填好，最好做上版本记录，方便以后自己查看。
6、主机板的Layout中 排插一般要加上功能的名称，如CON1是MIC等，背板的有些不用加，看具体要求
7、背板的接线端子要加上相应的信号名称，如DOOR，GND等
8、板的四个角一般做成倒圆角 或直角，方便过回流炉和防止拿板时伤害
9、PCB布局和走线时，相同区块集中放置，注意开关电源要防干扰，线宽要满足电流要求。
图像、时钟等网络要防干扰，加GND防护
10、Layout完成后，要再逐项确认以上的注意事项，最后要用原档的DSN再重新生成新的PCB
File，与你完成的PCB Layout做ECO比较，看有何种差异。
有些不用加，看具体要求
要求。
声音、
的PCB
要提出来
楚，放置元件
的值并不一
相同的，钢己查看。
PCBLayout工程师一些Allegro实战技巧
PCBLayout工程师一些Allegro实战技巧
PCB Layout工程师一些Allegro实战技巧
1、Allegro封装原点修改
打开dra文件后在菜单栏setup - change drawing origin
在命令栏输入新的参考点位置如想更改新坐标位置为1,2 。
输入x
1 2
2、Allegro封装引脚编号修改
1）打开dra文件在find里面off all 然后只点击text
2）点击需要更改的焊盘
3）菜单栏edit - text
4）弹出窗口修改即可
3、Allegro对齐操作
在placement edit模式下，选中元件，右键对齐即可。
4、Allegro走线居中技巧
双击两个pin后，直接的走线会居中。
5、Allegro快速删除dangling线
route——Gloss—–parameters
弹出选项窗口点line smoothing 这一任务项，然后ok，然后点gloss即可消除dangling线。
6、Allegro颜色设置的导入与导出
导出：file->export->paremeter，选color
导入：file->import->paremete
7、Allegro原色透明度设置
display->colour/visibility->display->OpenGL->Global transparency->transparent
8、Allegro如何关闭铺铜(覆铜)shape的显示
Allegro的shape 默认显示模式是通过菜单“Setup”-> “User Preferences…”，然后。
培训教材-allegro基本操作
图12
②.设置PCB元件库路径。菜单Steup—User Preferences，弹出对话框，按图13步 骤操作：
完成以上步骤后，在分别设置 padpath和psmpath，这两个设置 的路径和图13中的第3步一样
PCB元件库路径
图13
.打开原理图，生成Netlist，导入PCB。生成Netlist的操作如下图：
图7
图8
Visibility：快速、直接地代开或者关掉与走线相关层面的颜色。需要换层，查 看不同层面的走线的时候，要先选择在这个选项内 例如：想看Bottom层走线信息，先点到Visibility界面，在Views选择File： ETCH_BOT（如图7），就可以看到Bottom层的信息了。在图8，红圈内，同样可以选 择所需了解的信息。（需要看哪个层面就在方框内打勾，不需要看的就不要勾上。）
图9
按照图9填写完成后，点击Edit/View layers,出现以下对话框：
图10
按照图上步骤操作，第5步OK完成后，会转到图五，最后在图五左下角点击 “Improt”。整个结构的导入就完成了
要查看结构图的时候，请注意做以下的选择，点击菜单
，按照图11进行操作
图11
2.导入网表
①根据所导入的结构图，给PCB增加板框。板框绘制步骤如下：点击增加线段图 标 ；在控制面板Opitions，按照图12进行操作：上面的红框内，显示的是要操作 的层面，在Board Geometry层的Outline子层，Line width（线宽）是6mil
图5
图6
Find：选择可以被作用的对象；此选项主要是配合其他指令来执行的 例如，查找元件R1，先在图一菜单快捷键行，选择第4组第1个按键 然后在图6的find栏里如下操作：选择All Off，然后在Symbols方框处，打勾，在 Find By Name里，选择Symbol（or Pin），在最下面一个框里输入“R1”，回车， R1则会被高亮出来。查找元件pin脚，则在Pins框内打勾，在最下面的方框内输入 “R1.1”，回车，R1的1脚就会被高亮出来。如果需要查找网络，则在Net方框内打 勾，在第二个红圈内选择NET，在最后一个红圈内输入网络名称即可。高亮的步骤与 查找的步骤相同，高亮先点击 ，然后再Find里面勾上Symbols或者Nets，最后选 择要高亮的信息。取消高亮点击 ，步骤同上。
allegro小技巧
Allegro 小技巧Allegro 是一款常用的 PCB 设计软件，本文介绍了一些在使用 Allegro 时非常有用的小技巧，可以帮助用户更加高效地进行 PCB 设计。
下面是本店铺为大家精心编写的3篇《Allegro 小技巧》，供大家借鉴与参考，希望对大家有所帮助。
《Allegro 小技巧》篇11. 鼠标设定在 Allegro 视窗 LAYOUT 时，每执行一个指令例：Addconnect,Showelement 等鼠标会跳到 Option 窗口，这样对layout 造成不便。
为了解决这个问题，可以在控制面板的鼠标移动选项中，指向预设按钮（或智慧型移动），取消在对话方块将滑鼠指标移到预设按钮。
2. Textpath 设置在 Allegro 视窗 LAYOUT 时，不能执行一些指令：Showelement,Tools>report。
应急办法是蒐寻一个相应的 log 文档copy 到档案同一路径即可。
另外，可以设置 Setup>UserPreference 之 DesignPaths>textpath 项为C:cadancePSD14.1sharepcb/text/views。
3. 编辑 NetLogic默认情况下，Allegro 不允许编辑 NetLogic。
但如果需要编辑NetLogic，可以在 Setup>UserPerference 中选择logiceditenabled，点选为允许编辑 NetLogic。
4. 更新 DRC在转 gerber 前需 updateDRC。
为了尽量将 DRC 排除，可以对logo 中文字所产生的 K/Lerror，增加一个 subclass，这样该文字不用写在 ETCH 层，可消除 K/Lerror。
对于一些可忽略的 P/P,P/L 的 error，可以给那些 pin 增加一个 property---NODRC。
操作为：Edit/Properties，选择需要的 pin，选 NODRC，Apply,OK。
Allegro布线规则设置说明说明书
Allegro布线规则的设置说明PCB布线经常会要求对重要的信号线进行规则的设置。
布线规则的设置通常包括线宽和线距两大部分。
下面就以一主板Layout guide为例部分说明之。
1. 首先是对整板未定义线规则的设置首先是对整板未定义线规则的设置，如下表所示：Net Name Width Spacing Net GroupNon-special Signal Inner layer:4Outer layer:5Inner layer:4Outer layer:5选择打开set standard values这里规定了Default line 在outer layer(TOP)和inner layer(INT1)中的line width 和pad to pad 的间距。
2. 接下来设置HOST 部分，部分，见下表要求：Net Name Width Spacing Space withothersignalNetGroupFSB Signals Inner layer:4Outer layer:58/1020HOST首先将属于此网络的所有net 定义为同一组，即BUS NAME=HOST选择Edit-Properties 并在右侧的当前命令栏中点击More 打开Find by name or property 窗口,ok这样就可以得到下面的窗口：至此一组HOST 线设置完毕，用同样的方法我们可以继续将DDR 等部分的线设置完3. 重新打开，选择spacing rule set-set value，点击ADD 添加HOST 8:10然后在Subclass 中，顶底层Line To Line 的间距为10，内层为8.4. 选择physical rule set-set value，点击ADD 添加HOST 4/5然后在Subclass 中，顶底层的线宽为5，内层为4.5. 无论是线宽还是线距都需要在assignment table 中进行和其他NET 的匹配。
Layout注意事项
Layout注意事项（不断添加中）1,走线尽量走直线，少弯折Better poor2,走线拒绝直角或锐角Better poor3,T型线的走法：Better poor4,信号线请不要无故绕远走，这样会增加走线的长度5，换层via不易过多（高速信号线via以不大于2个为佳，普通信号线via数尽量不要大于pin数），且换层不宜过快。
(下图跳层太快)Poor6，高速信号线在换层时要伴GND via(如下图)Better7,differential pair 一对线之间的间距要始终保持一致BetterpoorBetter poor5mil 5mil 5mil 5mil8mil5mil8, 小型电阻电容两pin之间不要穿线Poor9,一般每个GND pin要打一个gnd via，不要几个pin共享一个via，大pin要打两个以上Better poor10,转电压时: 1via(big)=2via(small)=40mil(shape)=1A.且在电压转换时，GND via数量要取决于power via,两都要大致相当。
Gnd via=power via11，shape 要铺的平整美观，且shape不要离其它pin太近，以防短路。
Better poor12,电源要先过Bypass电容再过IC pin脚Better poor13,GND via 要靠近pin脚打，不要拉的太远Better poor14，IC相邻两pin如有相连关系，则应拉出pin再连，不可在两pin 内侧直接相连Better poor 15，多条走线一起换层via要打的整齐美观Better poor16,打via时要照顾到内层plane的宽度要求Better poor17,非大电流之power和GND走线宽20mil以上。
如果IC pin的宽度小于20，则与pin同宽即可。
18,讯号线要先经过电阻电容再到connector pinBetter poor19,BGA打via要有技巧，不要堵塞其它层的走线或打碎内层plane, 如下图OK20,重要信号线不能走在转电压器件（如大电感、chock）等零件下方，这些零件下方也不要打其它viaBetter poor21，Crystal要包地，并打gnd via,如下图OK22，Audio 区域不允许穿插其它信号线（任何一层都不允许）23,当boardfile中有铺动态shape时，记得Dynamic fill这个选项一定要选中smooth，不然即使短路也不会产生drc24, 走线注意不要让防焊造成短路（下图兰色为防焊）且线距防焊、防焊距防焊至少3mil以上。
Allegro软件的15条黄金法则汇总大全
Allegro软件的15条黄金法则汇总大全Cadence Allegro是目前的主流PCB设计软件之一，具有功能集成化、功能组件化、电路分析功能强大、支持团队合作等特点。
作为一名PCB工程师/硬件工程师，熟练掌握和运用Allegro是必备的技能。
下面就和和大家分享一些关于Allegro软件的操作技巧，无论是新手还是老司机都应该要知道。
鼠标设定在Allegro视窗layout时，每执行一个指令例：Add connect,Show element等鼠标会跳到option窗口，这样对layout造成不便。
控制面版＞滑鼠之移动选项中，指到预设按钮（或智慧型移动）：取消“在对话方块将滑鼠指标移到预设按钮”设置。
Allegro布局基本知识①摆放的方法：Edit–>move或mirror或rotate②关于电容滤波，当有大电容和小电容同时对一点滤波时，应该把从小电容拉出的线接到器件管脚。
即靠近管脚的为最小的电容。
③各层颜色设置：top–>粉色；bottom–>蓝色查看线宽Display----Element（右边Find里面只勾选Cline Segs），然后点击走线，在弹出的信息里面可以看到width信息。
查看线长Display----Element（右边Find里面只勾选Cline），然后点击走线，在弹出的信息里面可以看到CLINE length信息。
Hilight时的两种不同的显示方式（实线和虚线）在setup>user preferences>display中,勾上display_nohilitefont,则以实线显示，不勾则虚线显示，实线比较容易看清。
显示过孔焊盘轮廓Setup->DesignParameters点击Display栏，选中右边的Display planted holes。
当我们要RENAME背面元件时不成功选Edit/property，选中背面所有元件（FIND中选component），分配一个auto_rename属性,然后再rename 一次。
allegro布线的注意事项
A. 创建网络表1. 网络表是原理图与PCB的接口文件，PCB设计人员应根据所用的原理图和PCB设计工具的特性，选用正确的网络表格式，创建符合要求的网络表。
2. 创建网络表的过程中，应根据原理图设计工具的特性，积极协助原理图设计者排除错误。
保证网络表的正确性和完整性。
3. 确定器件的封装（PCB FOOTPRINT）．4. 创建PCB板根据单板结构图或对应的标准板框, 创建PCB设计文件；注意正确选定单板坐标原点的位置，原点的设置原则：A. 单板左边和下边的延长线交汇点。
B. 单板左下角的第一个焊盘。
板框四周倒圆角，倒角半径3.5mm。
特殊情况参考结构设计要求。
B. 布局1. 根据结构图设置板框尺寸，按结构要素布置安装孔、接插件等需要定位的器件，并给这些器件赋予不可移动属性(锁定)。
按工艺设计规范的要求进行尺寸标注。
2. 根据结构图和生产加工时所须的夹持边设置印制板的禁止布线区、禁止布局区域。
根据某些元件的特殊要求，设置禁止布线区。
3. 综合考虑PCB性能和加工的效率选择加工流程。
加工工艺的优选顺序为：元件面单面贴装——元件面贴、插混装（元件面插装焊接面贴装一次波峰成型）——双面贴装——元件面贴插混装、焊接面贴装。
4. 布局操作的基本原则A. 遵照“先大后小，先难后易”的布置原则，即重要的单元电路、核心元器件应当优先布局．B. 布局中应参考原理框图，根据单板的主信号流向规律安排主要元器件．C. 布局应尽量满足以下要求:总的连线尽可能短，关键信号线最短;高电压、大电流信号与小电流，低电压的弱信号完全分开;模拟信号与数字信号分开；高频信号与低频信号分开；高频元器件的间隔要充分．D. 相同结构电路部分，尽可能采用“对称式”标准布局；E. 按照均匀分布、重心平衡、版面美观的标准优化布局；F. 器件布局栅格的设置，一般IC器件布局时，栅格应为5--20 mil,小型表面安装器件，如表面贴装元件布局时，栅格设置应不少于5mil。
LAYOUT过程中应注意的问题
LAYOUT过程中应注意的问题：1．Placement时应先将有固定位置的零件放置，其次是大零件的摆放（NB，SB，PCI，CHIPIC，IDE，FDD，CD-ROM等），最后是一些小的零件。
2．在摆放元件时，首先要计算走线的空间，大致规划好内层的分割以及走线的层次，哪些线走哪层都首先要规划好。
3．CLK GEN的电路尽量不要摆在靠近板边，零件的摆放要紧缩而少面积，且要摆置在各时钟信号适中的位置。
4．类比电路与逻辑电路的零件的摆放要完全分离。
且他们的GROUND也要独立分开。
5．POWER部分零件的PLACEMENT要集中在一起，且顺序明确，他们的TRACE要尽量的短宽而直接。
6．LAYOUT时，在PLACEMENT完成后，应先拉CLK线和电源线以及地线，然后再从连接线密集的地方开始layout。
它奉行的原则是：从鼠线密集的地方下手，短线先连接。
7．CLK TRACE 要减少转弯的次数，少用VIA（即少换层），不能超过两个，且越短越好。
8．PCB LAYOUT完成后，多余的空间要尽量铺成地，并打VIA与内层地多点连接，这样可以减少电路形成的环面积。
9．将CLK信布线于相邻于GROUND PLANE且不相邻于POWER PLANE，可得最佳EMI 效果。
且各种高速信号（如CPU，DIMM，AGP等的信号）最好都能运用此方法，做不到时，也尽量不要跨POWER层。
10．层与层间的走线最好垂直布线，因为正交可以减少辐射耦合。
11．避免走线的不连续性。
传输线突变的点是阻抗不连续点，如直角、过孔等，他将产生信号的反射，应尽量避免。
12．外层信号避免通过内层，内层的信号也避免跑到外层。
因为内层的信号线属于带状线，而外层信号线属于微波线，两种不同类型的信号线的阻抗是不同的，如果信号从内层到外层，或从外层到内层，就会产生反射。
13．串扰是信号间不希望有的耦合，它有容性和感性串扰。
容性串扰就是信号线间的容性耦合，当信号线在一定长度上靠得比较近就会产生，因此走线时尽量将信号线分开的远一些，以减小这种容性串扰。
ALLEGRO PCBLAYOUT 教程
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ALLEGRO PCBLAYOUT 教程
路人乙
在颜色设置中把Geometry下的 PACKAGE Geometry下的SILKSCREEN—TOP和SILKSCREEN— BOTTOM打开 颜色设置中把Components下的 REF DES 打开 移动丝印Move 编辑丝印Edit —>text 布局布线是一个比较复杂的过程，这里只介绍了一些基本工具。如果没有LAYOUT经验不论是用什 么软件布局和布线都是做不好的，所以我们要明白只是有些软件实现某些功能比较方便，或者有其他软 件没有的功能，但是最基本的也是最起决定性的因素是人，绝世神兵到了凡夫俗子之手最多是有点观赏 价值的垃圾。十年磨一剑也就是着个道理。
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ALLEGRO PCBLAYOUT 教程
路人乙
首先打开Allegro Librarian程序，然后新建文件选择 Package symbol选择设定的库文件目录定义封装名称后点 OK。根据情况设定Drawing size参数。 点击Layout 》Pin,在Options中点击Padstack的按钮选 择需要的焊盘，DIP14应选择C60D32的焊盘。在放盘的 状态下回车（注意要小写，要保证为命令输入状态）键 入：x 0 0(x后面有个空格，第一个0表示X坐标，第二个 表示Y坐标，他们之间有一个空格。 这时在0 0点就有个PIN1的焊盘，接下来我们用相对 坐标放以下的焊盘，键入命令：iy –100 到放置PIN8的焊 盘时键入：ix 300 接着键入：iy 100 直至放到14PIN。接 着ADD》LINE在Options的Class中选择PACKAGE GEOMETRY ，Subclass中选择SILKSCREEN_TOP,设置 好线的拐角形式和粗细后就可以画DIP14的丝引了，可以 设置好网格直接画也可以键入坐标画。我们点击SETUP》 GRIDS，设置好网格，我们可以设置为25，接下来我们 就可以直接画器件的丝印了。
Layout 注意问题
Layout中注意的几项:
1、沿着PCB的每层边沿绕25 mils宽的ground trace。
并且在此地线上每隔100
mils 打孔，将每层地连起来。
其主要目的是为了使整个PCB的EMC问题。
2、PCB板中的晶振所在的位置所在的区域不能走线，这样是为了防止其他走线
对CLK的影响。
3、数字地和模拟地需要用moat 隔开。
为了使信号产生的回路尽量小。
4、拉线顺序：先拉high speed signals 后拉low speed signals ，因为高频信号对
周围环境的要求高，并且会对周围信号产生串扰。
5、差分信号中，每组signal 请在同一层，，通孔最多2个，因为每个会产生寄
生电容和电感。
6、一层与相邻的另一层的走线尽可能的垂直，尽量不要平行。
7、走线时注意信号的电流大小来确定线宽和线距（1A约为40mils）
8、天线与易受干扰的信号避开，如power 时序或者晶振。
9、Differential signals 布线时同对信号要等长。
10、Differential signals 长度匹配的方法
11、所有的线算线长是只算到pad处（焊盘边），
12、过孔的位置：
13、高速信号布线时需要拐弯时的角度
因为锐角会发生尖端放电，直角会产生EMI问题，所以选择135度。
layout检查注意总结
Layout 检查注意总结点个人一些layout PCB 总结，如有忽略或者不当可以自行思考。
1、晶体、晶振布局和走线要求器件表层内层都需要净空区，时钟走线立体包地好，下方绝不允许电源走线、敏感走线等2、EMI 器件的位置使用ESD 器件要靠近输入端摆放，而不是靠近保护器件摆放，以快速吸收静电波峰，使之释放瞬间静电到地。
注意ESD 器件接地端必须尽快下到主地，减少静电回路。
注意ESD 器件参数中的开启电压、击穿电压、钳位电压适用电压电路，注意高速信号上的ESD 器件的结电容要求。
注意有些TVS 管是兼容抗浪涌的，多查datasheet 的参数。
一些线路上串1K 电阻也会对静电有一定防护效果，希望看到的朋友注意这点。
3、高速信号走线要求和注意点高速信号必须做等长和等效阻抗处理，等长的要求根据平台要求而定，比如高通平台要求MIPI 高速差分走线组内不超0.7mm，组间不超 1.4mm，阻抗要求100欧。
避免隔层有大电源和敏感走线（比如DCDC、audio、clk），要求立体包地。
4、DCDC 电源走线宽度和要求电源走线要求满足电流宽度要求，比如VBAT 起来瞬间电流最大达到2A 多，要保持余量就会要求走线满足3A（3mm 宽）。
DCDC 电源走线靠近敏感线或者高速线时，如果中间只隔了一根底线，建议隔开宽点，中间底线多打孔到主地。
每条电压一定要注意最大电流大小，需要线宽达到要求。
5、敏感线音频走线、时钟走线要求立体包地，避免和大电源隔层交叉，音频器件远离天线、RF、数字信号。
喇叭走线保证15mil 以上线宽。
MIC 和耳机信号的一些滤波电容靠近输入端摆放，减少噪声输入。
注意IQ 差分走线包地处理，避免和CLK，射频输出线平行。
特别注意平台要求的一些信号线的电容靠近芯片摆放，接地端下主地要求，必须严格执行。
6、射频走线要求、天线走线要求首先要注意RF 输出要原理RF 输入。
发射端匹配电路靠近主芯片一端，接收端匹配电路靠近LAN 端或FEM 一端。
Layout主要工作注意事项及CADENCE快捷键
Layout主要工作注意事项及CADENCE快捷键Layout主要工作注意事项●画之前的准备工作●与电路设计者的沟通●Layout 的金属线尤其是电源线、地线●保护环●衬底噪声●管子的匹配精度一、l ayout 之前的准备工作1、先估算芯片面积先分别计算各个电路模块的面积，然后再加上模块之间走线以及端口引出等的面积，即得到芯片总的面积。
2、Top-Down 设计流程先根据电路规模对版图进行整体布局，整体布局包括：主要单元的大小形状以及位置安排；电源和地线的布局；输入输出引脚的放置等；统计整个芯片的引脚个数，包括测试点也要确定好，严格确定每个模块的引脚属性，位置。
3、模块的方向应该与信号的流向一致每个模块一定按照确定好的引脚位置引出之间的连线4、保证主信号通道简单流畅，连线尽量短，少拐弯等。
5、不同模块的电源，地线分开，以防干扰，电源线的寄生电阻尽可能较小，避免各模块的电源电压不一致。
6、尽可能把电容电阻和大管子放在侧旁，利于提高电路的抗干扰能力。
二、与电路设计者的沟通搞清楚电路的结构和工作原理明确电路设计中对版图有特殊要求的地方包含内容：（1）确保金属线的宽度和引线孔的数目能够满足要求（各通路在典型情况和最坏情况的大小）尤其是电源线盒地线。
（2）差分对管，有源负载，电流镜，电容阵列等要求匹配良好的子模块。
（3）电路中MOS管，电阻电容对精度的要求。
（4）易受干扰的电压传输线，高频信号传输线。
三、layout 的金属线尤其是电源线，地线1、根据电路在最坏情况下的电流值来确定金属线的宽度以及接触孔的排列方式和数目，以避免电迁移。
电迁移效应：是指当传输电流过大时，电子碰撞金属原子，导致原子移位而使金属断线。
在接触孔周围，电流比较集中，电迁移更容易产生。
2、避免天线效应长金属（面积较大的金属）在刻蚀的时候，会吸引大量的电荷，这时如果该金属与管子栅相连，可能会在栅极形成高压，影响栅养化层质量，降低电路的可靠性和寿命。
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Allegro Layout 注意事项一、导入结构图，网络表。
根据要求画出限制区域ROUTE KEEPIN, PACKAGE KEEPIN,（一般为OUTLINE内缩40mil），PACKAGE KEEPOTU，ROUTE KEEPOUT(螺絲孔至少外扩20 mils); 晶振,电感等特殊器件的MOA T区。
二、布局，摆元器件。
设置W/S 走线规则。
画出板边ANTI ETCH，在ROUTE KEEPIN之内每一层画20MIL的环板GND Shape（电源层Shape板边比GND层内缩40 MIL）三、布线1、特殊信号走线：泛指CLOCK、LAN、AUDIO 等信号（此区块的处理请一次性完成，不要留杂线）A、进出CHIP(集成电路芯片) 的TRACE要干净平顺B、进出Connector 时要每一颗EMI零件顺序走过C、Connector的零件区内走线，Placement净空（只出不进）2、高速信号走线：泛指FSB、DDR、等信号A、表层走线尽量短，绕等长时以内层为主。
B、走线需注意不可跨PLANE ，不可进入大电流的电感、MOS区及其它电路区块（MOAT）C、走高速线区块时，顺手把附近的杂线，POWER、GND VIA 引出D、请看Guideline 处理走线（避免设置时的失误）3、BGA走线注意事项：A、BGA走线一律往外走（如需内翻时请先告知），走线预留十字电源通道。
BGA中以区块走线的方式，非其本身的信号不要进入。
B、当BGA的TRACE 在经过特殊信号处理，及BUS线处理等过程后整个BGA已完成2/3的走线时，可将剩余的所有TRACE引出BGA，以完成BGA区域处理。
C、BGA走线清完后，请CHECK 于GND PLANE 的BGA区，CHECK PLANE是否过于破碎、导通不足，请调整OK4、CLK信号走线：A、CLK 信号必须用规定的层面和线宽走线、长度符合要求，走线时应少打VIA（一个网络信号一般不多于2个）、少换层，不能跨PLANEB、CLK信号输出先接Damping电阻（阻抗匹配），再接电容（滤除噪声），再由电容接出C、CLK线要尽量远离板边（>300MIL），应避免在SLOT槽、BGA等重要组件中走线D、CLK Generator下方要净空，下方通常每层会铺GND SHAPE，并打GND VIA，CLK Generator的GND PIN可以内引接到SHAPE上，5、SHAPE 注意事项：A、板上大电流信号的SHAPE （例如：+VBAT、+V AC_IN、、、等），此为进入板内的主电源，线宽要足够大，请尽量保持SHAPE 宽度，如有其它信号在上面打VIA，注意VIA方向，不要使SHAPE 在VOID后过于破碎，影响信号导通。
B、CHECK VCC PLAN时注意SHAPE被隔断或不足、VIA被隔开，及PIN造成两端SHAPE短路状况6、线宽参考：A、所有电源组，线宽约20～40MIL ，所有*REF*信号、电流、电压FEEDBACK信号约W＝12～20MIL ，其它区域电源电路，控制信号约W＝15～20MILB、POWER区、AUDIO区电路未设线宽的信号约W＝10～12MIL ，C、AUDIO、CRT、USB、CLOCK、耗电量约W＝40MIL ; CARD BUS、LAN、LVDS、IDE、CDROM耗电量约W ＝60～80MIL;若共享主线时，线宽加倍7、包地线：当TRACE有包GND时，要在GND TRACE上不等距加GND VIA，但此VIA 不可与其它GND信号共用四、后置检查1、重叠零件CHECK，零限高是否有元件摆入，结构是否有对准。
（布局完成后CHECK）2 板子MARK点，零件光学定位孔是否OK3、图中的线必须走完、等长必须完成，图中可改的DRC必须改（包括同信号DRC）4、VIA 不能打在PIN上，要完全落在SHAPE中，多余VIA和线段要杀掉5、走线不能有锐角及直角，较为明显多余的折角要修、小折角应尽量拉大，PIN内折角应拉出6、VIA 不能将PLANE层割断，不能落在Anti线上。
也不能使SHAPE 没有良好的导通性7、金手指组件的引线在与PIN距离大于40MIL后，方可有折角或打VIA8、信号是否离螺丝孔或邮票孔太近，至少20 mils 的ROUTE KEEPOUT9、MODEM，AUDIO，CLK，晶振(xtal)，电感，MOS区是否有其它线穿入，非AUDIO信号线勿走进AUD_AGND 区10、重要信号是否有跨PLANE，走线层shape和shape距离10mils以上, 多余的SHAPE VOID是否都有删除11、板中电源线宽是否足够，走线相邻层是否重叠12、多余VIA 、多余Shape Check，VIA & PIN内折角Check13、板边的Gnd Shape 碰到CONN的Gnd Pin 要分开，碰到螺孔的Gnd時连起來（Shape 和螺孔的Shape ,不要Merge）14、可以用Reports检查的报表：Unplaced Components Report 未摆放零件报告Unconnected pins Report 未连接网络报告Design Rules Check 设计中DRC错误报告Dangling Lines Report 多余线段报告Summary Drawing ReportAllegro光绘Gerber文件输出一．需要向制造商提供的文件：1. Gerber文件：a. * . atr文件(保存有各层的光绘数据)b. art_param.txt (光绘参数文件,保存有光绘文件输出的参数设置)c. 单板名称-版本号-1-叠层数.drl2. 钻孔文件：a. nc_param.txtb. ncdrill.log二．Gerber文件包括：1. 布线层Gerber 文件top.art (层面跟据板子叠层不同而异)2. 元件面丝印层Gerber 文件silk_top.art3. 阻焊面丝印层Gerber 文件silk_bottom.art4. 元件面阻焊层Gerber 文件sold_top.art5. 阻焊面阻焊层Gerber 文件sold_bottom.art6. 元件面焊接层Gerber 文件past_top.art7. 阻焊面焊接层Gerber 文件past_bottom.art8. 钻孔，尺寸标注Gerber文件drill.art1、布线层可能包括如下几个逻辑层: (其它层面类似)•Board geometry/Outline•Via class/Top•Pin/Top•Etch/Top2. 丝印层可能包括如下几个逻辑层:•Board geometry/Outline•Board geometry/Silkscreen_top(bottom)•Package geometry/Silkscreen_top(bottom)•Ref des/Silkscreen_top(bottom)3. 阻焊层可能包括如下几个逻辑层:•Board geometry/Outline•Board geometry/Soldermask_top(bottom)•Package geometry/Soldermask_top(bottom)•Via class/Soldermask_top(bottom)•Pin/Soldermask_top(bottom)4. 焊接层可能包括如下几个逻辑层(注：VIA一般为通孔，没有Pastemask 层):•Board geometry/Outline•Board geometry/Pastemask_top(bottom)•Package geometry/Pastemask_top(bottom)•Pin/Pastemask_top (bottom)5. 钻孔，尺寸标注可能包括如下几个逻辑层:•Board geometry/Outline•Board geometry/Dimension (尺寸标注)•Manufacturing/Nclegend-1-6 (钻孔)•Manufacturing/Ncdrill_Figure•Manufacturing/Ncdrill_Legend•Manufacturing/Photoplot_Outline•还有Drawing format 下面一些加工信息说明所在的Subclass子层三．输出格式：一般选择RS274X格式，但是一定要将format（数据格式）中的integer place改成3，而将decimal place改成5。
因为可能在加工的时候读取会精度缺失而报错。
其他的按照默认值。
四．钻孔文件:运行Drill Legend 命令之前，首先需要将各层Pin 和Via 的显示打开，否则没有显示的钻孔将不会在钻孔表和钻孔图中列示出来。
对于设计中存在盲孔/埋孔的情况，生成钻孔表和钻孔图要复杂一些，在这种情况下，针对使用的Via 的不同需要生成多个钻孔表和钻孔图。
一般情况下可以针对每一层生成钻孔表和钻孔图。
生成时，只打开该层Pin 和Via 的显示，由于每次运行Drill Legend 命令都将覆盖前一次Drill Legend 命令的结果，因此每次运行Drill Legend 命令之后要将结果保存。
保存的方法可以采用将结果输出到光绘文件中。