集成电路设计—全加器

《集成电路设计实践》报告

题目: 全加器设计

院系: 自动化与信息工程

专业班级

学生学号:

学生姓名:

指导教师姓名: 职称:_____________

起止时间: 2015-1-5到2015-01-14 成绩:___________________________________

一．课设基本任务：全加器设计

1) 依据全加器的真值表，给出全加器的电路图完成全加器由电路图到晶体管级的转化（需提出至少2种方案）；

2) 绘制原理图（Sedit）,完成电路特性模拟（Tspice，瞬态特性），给出电路最大延时时间；

3) 遵循设计规则完成全加器晶体管级电路图的版图，流程如下：

版图布局规划－基本单元绘制－功能块的绘制－布线规划-总体版图）；

4) 版图检查与验证（DRC检查）；

5) 针对自己画的版图，给出实现该全加器的工艺流程图。

二、电路设计方案

原理:三个输入位：数据位A 和B，低位进位输入Ci

二个输出位：全加和S，进位输出Co

真值表

A B C i S C o

0 0 0 0 0

0 0 1 1 0

0 1 0 1 0

0 1 1 0 1

1 0 0 1 0

1 0 1 0 1

1 1 0 0 1

1 1 1 1 1

根据一位全加器的输入输出关系得: =

+

Co+

BCi

ACi

AB

=

S⊕

⊕

A

Ci

B

+

+

(得电路图：

S+

=)

A

ABCi

Co

Ci

B

方案一:传输门一位全加器

优点：晶体管使用数目少

缺点：电路功耗大

方案二：互补静态CMOS实现的全加器

优点：静态功耗小

缺点：晶体管数目多，占硅片面积大，延迟时间高三．电路特性仿真及分析

1).电路图

2).电路图网表

* SPICE netlist written by S-Edit Win32 7.03

* Written on Jan 10, 2015 at 22:57:48

* Waveform probing commands

.probe

.options probefilename="Module1.dat"

+ probesdbfile="C:\Users\ASUS\Desktop\集成电路实践\tanner\S-Edit\MYB3110433031.sdb"

+ probetopmodule="Module0"

.lib "C:\Users\ASUS\Desktop\集成电路实践\ic_techfiles\cz6h+_v20.lib" tt

* Main circuit: Module0

M1 Co N2 Vdd Vdd PENH L=0.35u W=1.4u AD=66p PD=24u AS=66p PS=24u

M2 Co N2 Gnd Gnd NENH L=0.35u W=0.7u AD=66p PD=24u AS=66p PS=24u

M3 N2 A N12 Vdd PENH L=0.35u W=1.4u AD=66p PD=24u AS=66p PS=24u

M4 N6 B Vdd Vdd PENH L=0.35u W=1.4u AD=66p PD=24u AS=66p PS=24u

M5 N5 A Gnd Gnd NENH L=0.35u W=0.7u AD=66p PD=24u AS=66p PS=24u

M6 N2 A N16 Gnd NENH L=0.35u W=0.7u AD=66p PD=24u AS=66p PS=24u

M7 N5 B Gnd Gnd NENH L=0.35u W=0.7u AD=66p PD=24u AS=66p PS=24u

M8 N16 B Gnd Gnd NENH L=0.35u W=0.7u AD=66p PD=24u AS=66p PS=24u

M9 N2 Ci N5 Gnd NENH L=0.35u W=0.7u AD=66p PD=24u AS=66p PS=24u

M10 N2 Ci N6 Vdd PENH L=0.35u W=1.4u AD=66p PD=24u AS=66p PS=24u

M11 N12 B N6 Vdd PENH L=0.35u W=1.4u AD=66p PD=24u AS=66p PS=24u

M12 N6 A Vdd Vdd PENH L=0.35u W=1.4u AD=66p PD=24u AS=66p PS=24u

M13 N19 N2 N1 N1 NENH L=0.35u W=0.7u AD=66p PD=24u AS=66p PS=24u

M14 N1 A Gnd Gnd NENH L=0.35u W=0.7u AD=66p PD=24u AS=66p PS=24u

M15 N1 B Gnd Gnd NENH L=0.35u W=0.7u AD=66p PD=24u AS=66p PS=24u

M16 N1 Ci Gnd Gnd NENH L=0.35u W=0.7u AD=66p PD=24u AS=66p PS=24u M17 N19 Ci N10 Gnd NENH L=0.35u W=0.7u AD=66p PD=24u AS=66p PS=24u M18 N10 A N22 Gnd NENH L=0.35u W=0.7u AD=66p PD=24u AS=66p PS=24u M19 N22 B Gnd Gnd NENH L=0.35u W=0.7u AD=66p PD=24u AS=66p PS=24u M20 SUM N19 Gnd Gnd NENH L=0.35u W=0.7u AD=66p PD=24u AS=66p PS=24u M21 N9 Ci Vdd Vdd PENH L=0.35u W=1.4u AD=66p PD=24u AS=66p PS=24u

M22 N9 A Vdd N4 PENH L=0.35u W=1.4u AD=66p PD=24u AS=66p PS=24u

M23 N9 B Vdd N7 PENH L=0.35u W=1.4u AD=66p PD=24u AS=66p PS=24u

M24 N19 N2 N9 Vdd PENH L=0.35u W=1.4u AD=66p PD=24u AS=66p PS=24u

M25 N13 B N11 N14 PENH L=0.35u W=1.4u AD=66p PD=24u AS=66p PS=24u

M26 N19 Ci N13 N14 PENH L=0.35u W=1.4u AD=66p PD=24u AS=66p PS=24u M27 N11 A N9 N14 PENH L=0.35u W=1.4u AD=66p PD=24u AS=66p PS=24u

M28 SUM N19 Vdd Vdd PENH L=0.35u W=1.4u AD=66p PD=24u AS=66p PS=24u v29 Vdd Gnd 5.0

v30 A Gnd pulse(0.0 5. 220n 1n 1n 200n 400n)

v31 B Gnd pulse(0.0 5.0 100n 1n 1n 100n 200n)

v32 Ci Gnd pulse(0.0 5.0 40n 1n 1n 50n 100n)

.model PENH PMOS

.model NENH NMOS

* End of main circuit: Module0

VIN IN GND PULSE (0 3.3 0 10n 50n 100n)

.tran/op 10n 600n method=bdf

.print tran v(A) v(B) v(Ci) v(SUM) v(Co)

.end

3).TSpice进行仿真