一位全加器电路版图设计
EDA1_4位加法器原理图设计
4 位加法器原理图设计一、实验目的1、进一步掌握 Quartus Ⅱ原理图输入设计法。
2、通过4位加法器的设计，掌握原理图输入法中的层次化设计。
二、实验原理图1 半加器原理图图2 1位全加器原理图图3 4 位加法器原理图4 位加法器(如图3)是以 1 位全加器作为基本硬件，由 4 个 1 位全加器串行构成， 1位全加器又可以由两个1位的半加器和一个或门连接而成(如图2)，而1位半加器可以由若干门电路组成（如图1）。
三、实验内容本次实验使用 Altera FPGA 的开发工具 Quartus Ⅱ，利用原理图输入设计方法设计一个 4位加法器。
四、实验步骤1、打开QUARTUS II软件，新建一个工程adder4bit。
2、建完工程之后，再新建一个Block Diagram/Schematic File。
在原理图编辑窗口绘制如图1的半加器原理图。
点击 File ->Save，将已设计好的图文件取名为：h_adder，并存在此目录内。
3、编译。
如果发现有错，排除错误后再次编译。
直到编译通过就可以进行波形仿真了。
4、时序仿真。
建立波形文件，设置波形参量，再保存(注意: QuartusⅡ在波形仿真时，只支持一个与工程名同名的波形文件，所以在对多个文件进行波形仿真时，对波形文件都取工程名进行保存，后缀名为.vwf；若确实想保留多个波形文件，则可以分别命名，想对哪个波形文件进行仿真时，点击Processing->simulationTool，在Simulation input中输入待仿真的波形文件即可，如图4所示) ，最后运行波形仿真。
观察分析波形。
然后将半加器 h_adder 封入库生成半加器元件了,为后续生成 1 位全加器做准备。
图4 仿真结果5、封装入库。
封将仿真调试好的半加器封装入库。
打开 h_adder.bdf文件，在File->Create/update 如图5所示。
图5 元件封装入库6、全加器原理图设计。
1位全加器
西南科技大学实验报告课程名称：现代数字系统设计实验题目： 1位全加器的设计专业班级：电子0501学生姓名：余盛明学生学号： 20054739实验时间： 2008.10.31指导教师：刘桂华一、实验目的1. 熟悉QUARTUSII软件的使用；2. 熟悉实验箱的使用；3. 掌握利用层次结构描述法设计电路。
二、实验原理一位全加器可由两个一位半加器与一个或门构成，其原理图如图1所示。
该设计利用层次结构描述法，首先设计半加器电路，将其打包为半加器模块；然后在顶层调用半加器模块组成全加器电路；最后将全加器电路编译下载到实验箱，其中a,b,cin 信号可采用实验箱上键1、键2和键3进行输入，s,co信号采用D1与D2发光二极管来显示。
图1 原理图三、实验步骤1.在QUARTUSII软件下创建一工程，工程名为fuladder，芯片名为EP1C3T144。
新建VHDL语言文件，输入如下半加器VHDL语言源程序；library IEEE;use IEEE.STD_LOGIC_1164.all;entity half_adder isport(a : in STD_LOGIC;b : in STD_LOGIC;s : out STD_LOGIC;co : out STD_LOGIC);end half_adder;architecture half_adder of half_adder issignal c,d:std_logic;beginc<=a or b;d<=a nand b;co<=not d;s<=c and d;end half_adder;2.保存半加器程序为half_adder.vhd，选择菜单File→Create/Update→Create Symbol Files for current file，创建半加器模块。
3.建一原理图文件，在原理图中调用半加器与或门模块，按照图1所示连接电路。
实验1 一位全加器设计
双击图形编辑窗口空白处，可弹出
Symbol对话框，如图1-12所示。在左上角 的元件库中一共包含3个库： megafunctions（参数可设置宏功能模块库 ）、others（集合MAX+PLUSⅡ中的74系 列芯片）、primitives（基本逻辑门）。我 们可以选中primitives→logic来选择与门和 异或门；也可以在name处直接输入名字。
文字编辑 移动工具
未定义信号 设置高电平1
弱未知 弱逻辑1
反转 时钟设置 随机值
• 该例中我们只需要用到高低电平的设置就 可以了，任意选中信号a或者b的一段，单 击“设置高电平1”即可。完成激励信号设 置后如图。
（5）、保存波形文件。
单击File→Save As，将波形文件保存在D 盘FULLADD文件夹中。文件名是： HALFADD,后缀名：.vwf。观察Project Navigator窗口File栏，新增波形文件。
实验1 一位全加器设计
实验目的 掌握QuartusⅡ进行设计开发的具体步骤，
以及重要的功能和使用方法。
实验内容与要求： 原理图设计一位全加器。 完成波形仿真和硬件验证。
实验步骤与结果
1.建立工作库文件夹 该文件夹被默认为工作库（Work Library） 。例如：在D盘，建立一个文件夹 FULLADD，即路径为D:\FULLADD。
4.启动全编译
• 直接启动全编译（Processing→Start Compilation）来自动完成整个编译工作。
• 编译前，将需要编译的文件设置成顶层实体。因 为一个工程内可能有多个需要编译的设计文件（ 特别是层次型的工程设计，全加器以半加器为底 层设计，有两个设计文件，一个是半加器，一个 是全加器）。具体做法：选中Project Navigator 窗口File栏，左键选中HALFADD.bdf文件，单击 右键，选择Set as Top-Level Entity。在消息窗口 中观察到设置信息。
1位全加器原理图输入设计
广州大学学生实验报告实验室： 电子信息楼 317EDA 2017 年 9月 25 日学院 机电学院年级、专业、班电信151姓名苏伟强学号 1507400051实验课程名称 可编程逻辑器件及硬件描述语言实验 成绩实验项目名称实验3 1位全加器原理图输入设计指导老师秦剑一 实验目的a) 掌握1位全加器的工作原理； b) 掌握1位全加器的原理图输入设计方法二 实验原理a) 图1是半加器的真值表，逻辑符号，逻辑图。
此电路是有两个 基本逻辑门元件构成，即与门和异或门，A,B 是逻辑数据的输入口， F是值的数据输出口，CO 是进位数据输出端口图2是全加器的真表。
图1图2三 实验设备a) FPGA 实验箱，Cyclone III EP3C40Q24C08 四 实验内容和结果a) 用原理图输入的方式设计半加器在Quartus II 6.0环境下，点击QUARTUSII6.0的file 菜单，选择new ，打开new 窗口，在new 窗口中选择Device Design Files 选项卡，选择Block Diagram/Schematic File ，进入相应的界面，即可输入原理图。
i. 如图设计好半加器原理图，保存命名为h_adderii. 半加器波形仿真，如图，可以看到满足真值表的情况，说明，设计的半加器是正确的。
iii. 生成可调用底层文件symbol files为了构建全加器的顶层设计，必须将以上设计的半加器h_adder.bdf 设置成可调用的底层元件。
方法：在半加器原理图文件处于打开的状态下，选择file->create/update->create symbol files for current file 命令，即可将当前电路变成一个元件符号存盘(文件名是h_adder.bsf)，以便在高层次设计中调用。
元件符号如图所示：b) 完成全加器的顶层设计i.打开另一个原理图设计窗口，设置成新的工程，文件保存为f_adder.brf 作为本设计的顶层文件，这里要注意的是工程名和顶层文件名称要一致。
1位全加器的电路和版图设计解析
集成电路设计基础论文题目：CMOS全加器设计学院：信息科学与工程学院专业：集成电路工程姓名：耿烨亮学号：1311082135CMOS全加器设计摘要：现代社会随着电路的集成度越来越高，功耗和信号延迟成为超大规模集成电路的关键。
加法运算是数字系统中最基本的运算，为了更好地利用加法器实现减法、乘法、除法等运算，需要对全加器进行功能仿真设计和分析。
另外通过全加器可以对其它相关电路有所了解。
因此只有深刻理解了全加器的性能才能进一步减小功耗和信号延迟[1]。
本文用对一位全加器进行了全面的分析。
并且通过使用Cadence公司的工具IC 5141与Hspice来实现全定制的整个设计流程。
关键词：全加器；全定制；CadenceAs the circuit’s integration is increasing in the modern society，Power consumption and signal delay is crucial to the design of high-performance very large scale integration circuits. Addition operation is the basic operation of the digital system, In order to achieve much better use of the adder subtraction, multiplication, division and other operations, The need for full adder functional simulation design and analysis is necessary .what’s more, we can understand the other related circuitry through the full adder , Therefore, only a deep understanding of the performance of the full adder can we reduce the power consumption and signal delay.The paper has a comprehensive analysis to the full adder. And through the use of Cadence tool IC 5141 and Hspice to achieve full custom throughout the design process.Key words: the full adder ; Full – Custom; Cadence集成电路设计方法大致可分为定制（Custom）、半定制（Semi-custom）、可编程逻辑器件（PLD）等设计方法，如图1.1所示。
1位全加器的设计
1位全加器的设计一、实验目的1.熟悉QUARTUSII软件的使用；2.熟悉实验箱的使用；3.掌握利用层次结构描述法设计电路。
二、实验原理及说明由数字电路知识可知，一位全加器可由两个一位半加器与一个或门构成，其原理图如图1所示。
该设计利用层次结构描述法，首先设计半加器电路，将其打包为半加器模块；然后在顶层调用半加器模块组成全加器电路；最后将全加器电路编译下载到实验箱，其中ain,bin,cin信号可采用实验箱上SW0,SW1,SW2键作为输入，并将输入的信号连接到红色LED管LEDR0,LEDR1,LEDR2上便于观察，sum,cout信号采用绿色发光二极管LEDG0,LEDG1来显示。
图1.1 全加器原理图三、实验步骤1.在QUARTUSII软件下创建一工程，工程名为full_adder，芯片名为EP2C35F672C6注意工程路径放到指定的数据文件夹，不可放到软件安装目录中；2.新建Verilog语言文件，输入如下半加器Verilog语言源程序；module half_adder(a,b,s,co);input a,b;output s,co;wire s,co;assign co=a & b;assign s=a ^ b;endmodule3.保存半加器程序为half_adder.v，进行功能仿真、时序仿真，验证设计的正确性4.选择菜单Fil e→Create/Update→Create Symbol Files for current file，创建半加器模块；5.新建一原理图文件，在原理图中调用半加器、或门模块和输入，输出引脚，按照图1所示连接电路。
并将输入ain,bin,cin连接到FPGA的输出端，便于观察。
完成后另保存full_adder。
6.对设计进行全编译，如出现错误请按照错误提示进行修改。
7.分别进行功能与时序仿真，验证全加器的逻辑功能。
9.下载采用JATG方式进行下载，通过SW0,SW1,SW2输入，观察的LEDR[0]，LEDR[1]，LEDR[2]，LEDG[0]，LEDG[1]亮灭验证全加器的逻辑功能。
一位二进制全加器电路设计
一位二进制全加器电路设计设计一个二进制全加器电路，听上去是不是有点高深？别担心，让我们轻松聊聊这个话题！全加器，顾名思义，就是用来加数字的。
我们知道，二进制就是零和一，简单又直接。
想象一下，如果你有两个数字，比如说 0 和 1，想把它们加在一起，全加器就像是你身边的小助手，轻松搞定。
你可能会问，全加器到底怎么工作的呢？其实很简单，它有三个输入，两个是要加的数字，另一个是进位。
然后，它会输出一个和以及可能的进位。
就像你在朋友家聚会，大家一起分享食物，有时候多出来的盘子得另找地方放。
怎么设计一个全加器电路呢？首先得搞清楚真值表，这是一个神奇的表格，它把所有可能的输入和对应的输出都列出来。
就像是你的购物清单，列出你要买的每一样东西。
比如说，如果两个输入都是 0，进位也是 0，输出当然是 0。
再比如，输入是 1 和 0，进位为 0，那输出就会是 1。
再往下看，如果两个输入都是 1，那就得看看进位了。
这就像是在厨房忙碌，偶尔得看看烤箱里的蛋糕，确保它不会烤焦。
设计电路的时候，你得选用逻辑门。
常见的有与门、或门和非门。
想象一下，逻辑门就像是开关，你可以通过这些开关来控制电流的流动。
与门就像是要求所有的朋友都到齐才能开始聚会，而或门则是只要一个人到就行，非门就是调皮的那位朋友，总是反着来。
通过组合这些逻辑门，就能实现我们的全加器。
接下来是连接这些门，得小心翼翼，不然就像你在拼积木，拼错了就没法再玩了。
我们把两个输入连接到与门和或门，进位也得适当地连接上。
这样一来，所有的开关就齐齐整整，准备好接受输入，输出你期待的结果。
别忘了，布局得整齐，这样电路才能正常工作。
就像你的书桌，整洁才能专注。
还有一个小秘诀，利用Karnaugh图简化逻辑表达式。
这个图就像是拼图游戏，把复杂的逻辑关系变得简单明了，帮助我们找到最优的电路设计。
你看，设计电路并不复杂，只要一步一步来，就像学骑自行车，摔几次之后就能掌握平衡。
测试电路是非常重要的。
1位全加器电路设计
1位全加器电路设计实验一 1位全加器电路的设计一、实验目的1、学会利用Quartus ?软件的原理图输入方法设计简单的逻辑电路;2、熟悉利用Quartus ?软件对设计电路进行仿真的方法;3、理解层次化的设计方法。
二、实验内容1、用原理图输入方法设计完成一个半加器电路。
并进行编译与仿真。
2、设计一个由半加器构成1位全加器的原理图电路，并进行编译与仿真。
3、设计一个由1位全加器构成4位加法器的原理图电路，并进行编译与仿真。
三、实验步骤1. 使用Quartus建立工程项目从【开始】>>【程序】>>【ALtera】>>【QuartusII6.0】打开Quartus软件，界面如图1-1示。
图1-1 Quartus软件界面在图1-1中从【File】>>【New Project Wizard...】新建工程项目，出现新建项目向导New Project Wizard 对话框如图1-2所示。
该对话框说明新建工程应该完成的1工作。
在图1-2中点击NEXT 进入新建项目目录、项目名称和顶层实体对话框，如图1-3 所示，顶层实体名与项目名可以不同，也可以不同。
输入项目目录如E:\0512301\ first、工程项目名称和顶层实体名同为fadder。
图1-2 新建工程向导说明对话框2图1-3 新建工程目录、项目名、顶层实体名对话框接着点击NEXT 进入新建添加文件对话框如图1-4所示。
这里是新建工程，暂无输入文件，直接点击NEXT 进入器件选择对话框如图1-5所示。
这里选择Cyclone系列的EP1C6Q240C8。
图1-4 新建添加文件对话框3图1-5器件选择对话框点击NEXT 进入添加第三方EDA开发工具对话框如图1-6所示。
4图1-6 添加第三方EDA开发工具对话框本实验只利用Quartus集成环境开发，不使用其它EDA开发工具，直接点击NEXT 进入工程信息报告对话框如图1-7所示。
一位全加器
一位全加器简介在计算机中，加法器是实现数字加法的关键组件。
一位全加器是一种基本的逻辑电路，用于将两个二进制数字的和和进位相加。
它是多位加法器的基础。
本文将详细介绍一位全加器的工作原理以及其在计算机系统中的应用。
工作原理一位全加器有三个输入和两个输出。
其输入是两个加数位（即A和B）以及来自上一位（称为进位位）的进位（即Cin）。
输出是一个和位（即Sum）和一个进位位（即Carry）。
一位全加器的真值表如下：A B Cin Sum Carry0000000110010100110110010101011100111111根据真值表可得出一位全加器的逻辑表达式为：Sum = (A ⊕ B) ⊕ Cin Carry = ((A ⊕ B) ∧ Cin) ∨ (A ∧ B)全加器的工作原理如下：1.根据输入A和B的值，通过异或门计算Sum。
2.将A和B的值与Cin进行异或操作，然后再与A和B进行与操作，并通过或门计算Carry。
全加器电路图一位全加器的电路图如下：________A --| || |B --| || Full |Cin-| Add |---- Sum| er |---- Carry--------在计算机系统中的应用一位全加器是计算机系统中很常见的一个组件，它被用于实现加法器和算术逻辑单元（ALU）等关键电路。
在一个多位加法器中，每一位都是由一位全加器来实现的。
通过将多个一位全加器连接在一起，可以实现任意位数的加法操作。
多位加法器通常用于实现数据的加法、减法、乘法和除法运算。
另外，一位全加器还可以用于实现其他的逻辑运算，如与、或、非、异或等。
由于全加器的灵活性和可靠性，它在计算机系统中被广泛应用。
总结一位全加器是实现数字加法的基本组件，通过将两个二进制数字的和和进位位相加。
它的工作原理是通过异或门和与门进行逻辑计算。
全加器在计算机系统中广泛应用于数据处理和逻辑运算。
其他进一步的研究可以涉及到多位加法器和逻辑运算等内容。
用门电路设计一位的全加器
实验二组合逻辑设计一、实验目的1、掌握组合电路设计的具体步骤和方法；2、巩固门电路的运用和电路搭建能力；3、掌握功能表的建立与运用；4、为体验MSI（中规模集成电路）打基础。
二、实验使用的器件和设备四2输入异或门74LS86 1片四2输入正与非门74LS00 1片TDS-4数字系统综合实验平台1台三、实验内容1．测试四2输入异或门74LS86 一个异或门的输入和输出之间的逻辑关系。
2．测试四2输人与非门74LS00一个与非门的输入和输出之间的逻辑关系。
3．等价变换Si=Ai○十Bi○十Ci-1Ci=AiBi +（Ai○十Bi）Ci-14．画出变换后的原理图和接线图。
四、实验过程1、选择实验题目，分析逻辑功能用门电路设计一位的全加器一位全加器：在进行两个数的加法运算时不仅要考虑被加数和加数而且要考虑前一位(低位)向本位的进位的一种逻辑器件。
2、根据逻辑功能写出真值表；3、根据真值表写出逻辑函数表达式；Si=Ai○十Bi○十Ci-1Ci=AiBi +（Ai○十Bi）Ci-14、利用卡诺图法或布尔代数法对逻辑函数表达式进行化简；不需化简Si=Ai○十Bi○十Ci-1Ci=AiBi +（Ai○十Bi）Ci-15、将化简的逻辑表达式等价变换，统计出实验所需芯片；Si=Ai○十Bi○十Ci-1所需芯片：四2输入异或门74LS86 1片四2输入正与非门74LS00 1片6、根据各芯片的引脚图，测试所有需用芯片的功能，画出各芯片的功能表；1A11B231Y42AVCC4B4A4Y141312112B52Y67GND3B3A3Y109874LS86VCCAB1A11B231Y42AVCC4B4A4Y141312112B52Y67GND3B3A3Y109874LS00VCCAB74LS86接线图 74LS00接线图74LS 86芯片测试结果74LS00 芯片测试结果7、根据化简后的逻辑函数表达式，画出实验原理图；A B 理论值测量值0 0 0 00 1 1 11 0 1 11 1 0 0A B理论值测量值0 0 1 10 1 1 11 0 1 11 1 0 08、根据芯片的引脚图，画出实际连线图；9、连接电路，测试逻辑电路输出数据，并记录结果；A iB iC i-1S i（理论值）S i（实测值）C i（理论值）C i（实测值）0 0 0 0 0 0 00 0 1 1 1 0 00 1 0 1 1 0 00 1 1 0 0 1 110、分析数据，是否实现所需的逻辑功能。
数电实验——全加器设计
五、实验验证 A = 0 , B = 0 , ������1 = 0 , S = 0, ������0 = 0 ,红灯灭，绿灯灭
A = 0 , B = 0 , ������1 = 1 , S = 1, ������0 = 0 ,红灯亮，绿灯灭 A = 0 , B = 1 , ������1 = 0 , S = 1, ������0 = 0 ,红灯亮，绿灯灭
������ = ������ ⊕ ������ ⊕ ������1 {
������0 = ������������ ∙ ������������1 ∙ ������������1 ∙ 1
实验原理图：
用红灯的亮灭来表示 S 输出 1/0 用绿灯的亮灭来表示 C0 输出 1/0 二、实验目的 完成 1 位全加器的设计，用逻辑门实现，完成输入输出真值表验证 三、实验器材 1. 实验材料
A = 1 , B = 1 , ������1 = 1 , S = 1, ������0 = 1 ,红灯亮，绿灯亮
实验 3.2
一、实验原理图 由真值表得 S 和 C0 表达式： ������ = ������ ������ ������1 ∙ ������ ������ ������1 ∙ ������ ������ ������1 ∙ ������ ������ ������1 { ������0 = ������ ������ ������ ∙ ������ ������ ������ ∙ ������ ������ ������ ∙ ������ ������ ������
第三次实验报告
第三次实验要求学生完成如下任务： 1 位全加器设计，包括： 1） 完成 1 位全加器的设计，用逻辑门实现，完成输入输出真值表验证 2） 完成 1 位全加器的设计，用中规模逻辑器件（74138）实现，完成输入输出真值表 验证
数字电路实验报告-组合逻辑电路的设计：一位全加器
Si
Ci
0
0
0
0
0
0
0
1
1
0
0
1
0
1
0
0
1
1
0
1
1
0
0
1
0
1
0
1
0
1
1
1
0
0
1
1
1
1
1
1
描述
一位全加器的表达式如下：
Si=Ai⊕Bi⊕Ci-1
实验仪器
1.电子技术综合实验箱
2.芯片74LS86、74LS08、74LS32
实验内容及步骤
各芯片的管脚图如下图所示：
一位全加器逻辑电路图如下所示：
1.按上图连线
电学实验报告模板
电学虚拟仿真实验室
实验名称
组合逻辑电路的设计：一位全加器
实验目的
1.学习组合逻辑电路的设计方法
2.掌握组合逻辑电路的调试方法
实验原理
真值表
一位全加器的真值表如下图，其中Ai为被加数，Bi为加数，相邻低位来的进位数为Ci-1，输出本位和为Si。向相邻高位进位数为Ci
输入
输出
Ci-1
Ai
2.测试其逻辑功能，并记录数据
实验结果及分析
实验数据：
Ci-1
Ai
Bi
Si
Ci
0
0
0
0
0
0
0
1
1
0
0
1
0
1
0
0
1
1
0
1
10010 Nhomakorabea1
0
1
0
1
一位全加器原理图输入设计
第8章EDA实验8.1 关于EDA实验开发系统EDA实验开发系统不是我们学习的对象，而是学习的工具。
各高校使用的EDA实验开发系统各不相同，各实验系统开发商均提供了线路连接图和引脚对应表，在教材中就不一一重复了（我们可以提供部分产品线路连接图和引脚对应表的电子文档）。
另外EDA实验开发系统售价不菲，为方便大家学习,我们还为读者准备了基于MAX EPM7128芯片的实验板以及PCB图，读者自己组装成本在百元以内，可以做大部分基础实验，随着读者学习的深入，你也可以设计一个简单的实验板。
欢迎来函索取。
8.2 EDA实验EDA技术是一门实践性很强的学科，它包涵内容多，涉及知识面广。
学而不练是学不会的，请大家注重实践、积累经验，早日EDA技术成为高手。
8.2.1 一位全加器原理图输入设计1. 实验目的1)熟悉EDA设计流程；2)熟悉Max+plusII工具软件。
2. 实验内容1) 建立文件夹建立自己的文件夹（目录），如c:\myeda，进入Windows操作系统●MAX+plus II不能识别中文，文件及文件夹名不能用中文。
2) 原理图设计输入打开MAX+plus II，选菜单File→New，在弹出的File Type窗口中选择Graphic editor File项，按OK后打开原理图编辑窗。
(1) 放置元件在原理图编辑窗中的任何一个空白处双击鼠标左键或单击右键,跳出一个选择窗，选择此窗中的Enter Symbol项输入元件，出现元件选择窗口。
元件选择窗口窗口中Symbol Libraries:的路径c:\maxplus2\max2lib\prim下为基本逻辑元件库，双击之，在Symbol Files:下出现prim中的所有元件，选中你需要的元件（如：二与门，即and2）；或者在Symbol Name:中直接输入元件名称（and2），单击OK键。
你需要的元件（and2）会出现在原理图编辑窗中。
为了设计半加器，分别调入元件and2、not、xnor、input和output。
实验一 1位全加器电路设计知识分享
实验一1位全加器电路设计实验一 1位全加器电路的设计一、实验目的1、学会利用Quartus Ⅱ软件的原理图输入方法设计简单的逻辑电路；2、熟悉利用Quartus Ⅱ软件对设计电路进行仿真的方法；3、理解层次化的设计方法。
二、实验内容1、用原理图输入方法设计完成一个半加器电路。
并进行编译与仿真。
2、设计一个由半加器构成1位全加器的原理图电路，并进行编译与仿真。
3、设计一个由1位全加器构成4位加法器的原理图电路，并进行编译与仿真。
三、实验步骤1. 使用Quartus建立工程项目从【开始】>>【程序】>>【ALtera】>>【QuartusII6.0】打开Quartus软件，界面如图1-1示。
仅供学习与交流，如有侵权请联系网站删除谢谢2图1-1 Quartus软件界面在图1-1中从【File】>>【New Project Wizard...】新建工程项目，出现新建项目向导New Project Wizard 对话框如图1-2所示。
该对话框说明新建工程应该完成的工作。
在图1-2中点击NEXT进入新建项目目录、项目名称和顶层实体对话框，如图1-3 所示，顶层实体名与项目名可以不同，也可以不同。
输入项目目录如E:\0512301\ first、工程项目名称和顶层实体名同为fadder。
仅供学习与交流，如有侵权请联系网站删除谢谢3图1-2 新建工程向导说明对话框图1-3 新建工程目录、项目名、顶层实体名对话框仅供学习与交流，如有侵权请联系网站删除谢谢4接着点击NEXT进入新建添加文件对话框如图1-4所示。
这里是新建工程，暂无输入文件，直接点击NEXT进入器件选择对话框如图1-5所示。
这里选择Cyclone系列的EP1C6Q240C8。
图1-4 新建添加文件对话框仅供学习与交流，如有侵权请联系网站删除谢谢5图1-5器件选择对话框点击NEXT进入添加第三方EDA开发工具对话框如图1-6所示。
1位全加器的电路和版图设计
集成电路设计基础论文题目：CMOS全加器设计学院：信息科学和工程学院专业：集成电路工程姓名：耿烨亮学号：1311082135CMOS全加器设计摘要：现代社会随着电路的集成度越来越高，功耗和信号延迟成为超大规模集成电路的关键。
加法运算是数字系统中最基本的运算，为了更好地利用加法器实现减法、乘法、除法等运算，需要对全加器进行功能仿真设计和分析。
另外通过全加器可以对其它相关电路有所了解。
因此只有深刻理解了全加器的性能才能进一步减小功耗和信号延迟[1]。
本文用对一位全加器进行了全面的分析。
并且通过使用Cadence公司的工具IC 5141和Hspice来实现全定制的整个设计流程。
关键词：全加器；全定制；CadenceAbstract:As the circuit’s integration is increasing in the modern society，Power consumption and signal delay is crucial to the design of high-performance very large scale integration circuits. Addition operation is the basic operation of the digital system, In order to achieve much better use of the adder subtraction, multiplication, division and other operations, The need for full adder functional simulation design and analysis is necessary .what’s more, we can understand the other related circuitry through the full adder , Therefore, only a deep understanding of theperformance of the full adder can we reduce the power consumption and signal delay. The paper has a comprehensive analysis to the full adder. And through the use of Cadence tool IC 5141 and Hspice to achieve full custom throughout the design process.Key words: the full adder ; Full – Custom; Cadence1: 引言集成电路设计方法大致可分为定制（Custom ）、半定制（Semi-custom ）、可编程逻辑器件（PLD ）等设计方法，如图1.1所示。
一位全加器的设计
---------------------------------------------------------------最新资料推荐------------------------------------------------------一位全加器的设计一位全加器的设计 1 引言 1 1.1 发展历史与现状.. 1 1.2 研究目的与意义.. 2 1.3 全加器的发展前景.. 2 2 设计内容 3 2.1 真值表 ... 3 2.2 10 管全加器的电路图4 2.3 导出网表. 5 3 电路仿真及分析.. 6 3.1 10 管全加器仿真波形.. 6 3.2 10 管全加器的功耗和延迟.. 6 4 参考文献 7 1 引言由于运算电路的最基本单元是全加器电路，为了能使高速运算电路功耗更加低，传输速度更快，只能继续研究设计功耗更加低，性能更加优越的全加器。
所以提高高速数字集成运算电路性能最关键是要全面的优化全加器的性能。
在一些全加器设计中，同或门和异或门构成了全加器的基本构建块，优化基础构建块的性能可以显著提高整个全加器的性能。
实践证明，减少晶体管的数量可以有效提高全加器的速度，降低功耗，降低传输延迟。
本文提出了一种新型 3 管同或门和异或门制作的 10 管全加器的新颖设计。
较少的晶体管数量保证了较小的功耗，而且芯片面积也可以大大降低，同时保证了较小的传输延迟。
对其功耗和延迟可以利用 Hspice 软件进行仿真。
1.1 发展历史与现状由于芯片设计以及时代发展的需要，全加1 / 6器电路经历了多种不同结构的发展演变。
由 28 个晶体管组成的是比较传统早期的全加器，虽然在信号输出方面比较稳定，但是由于存在过多的晶体管所以其功耗和延迟还有芯片面积都比较大，因此很快在研究过程中被淘汰。
再后来陆陆续续出现了 20 管的、16 管的、14 管的等等。
并且功耗和延迟也都逐渐控制得较为出色。
由此我们可以看出全加器的发展趋势是晶体管数目在不断减少，芯片的面积也越来越小，并且现在研究的重点是如何降低功耗延迟积。
1位全加器原理图输入设计
1位全加器原理图输入设计一、实验目的掌握运用MAX+plusII原理图编辑器进行简单电路系统设计的方法。
了解利用MAX+plusII进行电路系统设计的一般流程掌握1位全加器原理图输入设计的基本方法及过程学会对实验板上的FPGA/CPLD进行编程下载，用硬件验证所设计的项目。
二、实验原理一位全加可以由用两个半加器及一个与门连接而成，因此需要先设计一个半加器，根据原理图输入设计方法进行顶层元件设计和层次化设计的步骤设计全加器。
实验步骤：半加器设计1、为本项设计建立文件夹2、输入设计项目和存盘（1）打开Mux+plusII，选菜单File→New，在弹出的File Type 窗中选原理图编辑输入项Graphic editor File，按OK后将打开原理图编辑窗。
（2）在原理图编辑窗中的任何一个位置上点鼠标右键，将跳出一个选择窗，选择此窗中的输入元件项Enter Symbol，于是将跳出输入元件选择窗。
（3）用鼠标双击文件库“Symbol Libraries”中的c:\ maxplu2\max2lib\prim 项,在Symbol Files窗中即可看到基本逻辑元件库prim中的所有元件，但也可以在Symbol Name窗中用键盘直接输入所需元件名，在按OK键，即可将元件调入原理图编辑窗中。
分别调入元件and2、not、xnor、input和output并连接好。
然后用鼠标分别在input和output的PIN－NAME上双击使其变黑色，再用键盘分别输入各引脚名。
根据半加器原理图输入设计半加器。
并另存（Save As）在为本设计建立的文件夹中。
（注意后缀为.gdf，文件名可用设计者认为合适的任何英文名）。
3、将设计项目设置成工程文件将半加器设置为工程文件。
（为了使Max+plusII能对输入的设计项目按设计者的要求进行各项处理，必须将设计文件，设置成Project。
如果设计项目由多个设计文件组成，则应该将它们的主文件，即顶层文件设置成Project。
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目录1 绪论 (1)1.1 设计背景 (1)1.2 设计目标 (1)2一位全加器电路原理图编辑 (2)2.1 一位全加器电路结构 (2)2.2 一位全加器电路仿真分析波形 (3)2.3 一位全加器电路的版图绘制 (3)2.4一位全加器版图电路仿真并分析波形 (3)2.5 LVS检查匹配 (3)总结 (3)参考文献 (3)附录一：电路原理图网表 (3)附录二：版图网表 (3)1 绪论1.1 设计背景Tanner集成电路设计软件是由Tanner Research 公司开发的基于Windows 平台的用于集成电路设计的工具软件。
早期的集成电路版图编辑器L-Edit在国已具有很高的知名度。
Tanner EDA Tools 也是在L-Edit的基础上建立起来的。
整个设计工具总体上可以归纳为电路设计级和版图设计级两大部分，即以S-Edit 为核心的集成电路设计、模拟、验证模块和以L-Edit为核心的集成电路版图编辑与自动布图布线模块。
Tanner软件包括S-Edit，T-Spice，L-Edit与LVS[1]。
L-Edit Pro是Tanner EDA软件公司所出品的一个IC设计和验证的高性能软件系统模块，具有高效率，交互式等特点，强大而且完善的功能包括从IC设计到输出，以及最后的加工服务，完全可以媲美百万美元级的IC设计软件。
L-Edit Pro包含IC设计编辑器(Layout Editor)、自动布线系统(Standard Cell Place & Route)、线上设计规则检查器（DRC）、组件特性提取器（Device Extractor）、设计布局与电路netlist的比较器(LVS)、CMOS Library、Marco Library，这些模块组成了一个完整的IC设计与验证解决方案。
L-Edit Pro丰富完善的功能为每个IC 设计者和生产商提供了快速、易用、精确的设计系统。
1.2 设计目标1.用tanner软件中的原理图编辑器S-Edit编辑一位全加器电路原理图2.用tanner软件中的TSpice对一位全加器的电路进行仿真并分析波形3.用tanner软件中的版图编辑器L-Edit进行一位全加器电路的版图绘制，并进行DRC验证4.用tanner软件中的TSpice对一位全加器的版图进行仿真并分析波形5.用tanner软件的layout-Edit中的lvs功能对一位全加器进行LVS检验观察原理图与版图的匹配程度2一位全加器电路原理图编辑2.1 一位全加器电路结构一位全加器电路是数据运算和数字信号处理中应用最广泛的组合模块之一。
全加器电路由传统的CMOS电路构成，整个电路分为4行，P管与N管各两行。
由于进位电路的器件数少，用第2和第3行组成进位电路的前级，第1行和第4行组成求和电路的前级。
由于第2、3行的器件比1、4少，其有源区水平方向的长度比第1、4行短，可以让多晶C从第1行延伸到第4行而不跨越第2.3行的有源区，避免了形成寄生MOS管的可能。
PMOS管的衬底连接系统最高电位，NMOS管的衬底连接系统的最低电位[2]。
电路原理图如图2.1所示：图2.1 一位全加器电路原理图2.2 一位全加器电路仿真分析波形给一位全加器电路网表输入高电平电源电压VDD和低电平GND，添加库，加入激励，再进行瞬态分析[3]，.include F:\13\tanner\TSpice70\models\ml2_125.mdvvdd VDD GND 5va A GND PULSE (0 5 0 5n 5n 50n 100n)vb B GND PULSE (0 5 0 5n 5n 60n 120n)vc C GND PULSE (0 5 0 5n 5n 70n 140n).tran/op 10n 400n method=bdf.print tran v(A) v(B) v(C) v(SUM) v(CO)对一位全加器电路进行TSpice进行仿真，分析输出波形与自己设计电路的逻辑功能是否一致。
波形图如下图2.2所示：图2.2一位全加器电路原理图输入输出仿真波形2.3 一位全加器电路的版图绘制用L-Edit版图绘制软件对一位全加器电路进行版图绘制，同时进行DRC检查，对于进位和求和的输出反相器都采用了比较大的宽长比，进位从左面输出，求和从右面输出，整个版图的宽度和长度显得比较适中。
一位全加器版图如图2.3所示：图2.3 一位全加器电路版图及DRC验证结果2.4一位全加器版图电路仿真并分析波形给一位全加器版图网表输入高电平电源电压VDD和低电平GND，添加库，加入激励，再进行瞬态分析，.include F:\13\tanner\TSpice70\models\ml2_125.mdvvdd VDD GND 5va A GND PULSE (0 5 0 5n 5n 50n 100n)vb B GND PULSE (0 5 0 5n 5n 60n 120n)vc C GND PULSE (0 5 0 5n 5n 70n 140n).tran/op 10n 400n method=bdf.print tran v(A) v(B) v(C) v(SUM) v(CO)对一位全加器版图进行TSpice进行仿真，分析输出波形与自己设计电路的逻辑功能是否一致。
波形图如下图2.4所示：图2.4一位全加器版图输入输出仿真波形2.5 LVS检查匹配用layout-Edit中的lvs对一位全加器进行LVS检查验证，首先添加输入输出文件，选择要查看的输出，分析输出结果检查一位全加器电路原理图与版图的匹配程度；输出结果如下图2.5所示：图2.5 一位全加器LVS检查匹配图由上图的Circuits are equal.可得电路原理图和版图完全匹配。
总结本次版图课程设计使用tanner软件绘出一位全加器的电路原理图，版图并进行仿真与匹配检查。
在绘制电路原理图过程中，由于改错了EXPORT netlist 的路径，所以在导出网表的时候出现问题，把原来的库文件给覆盖了，最后复制新的库文件才把问题解决了。
在绘制版图的时候要注意交叠的距离，间距，因为所要画的管子多所以尽量要节省面积，所以尽量用最小宽度来画。
最后还要进行DRC检查。
在导出网表的时候一定要先Replace Setup,如果不进行这一步那么后面不能导出网表，在lvs 匹配检查的时候一定要把库文件加入电路原理图，否则在匹配的时候就会出现警告，并且在匹配检查的时候一定要把激励屏蔽。
在TSpice仿真时候要把激励加入，要仿真的时序加上，最后要分析仿真出来的波形与自己设计的电路逻辑是不是一致。
在本次的课设中在出错和改错的过程中，激起我对版图设计较强的兴趣，在实际运用中结合理论知识才能更好的融会贯通，更好的掌握和理解知识。
所以经过这次课程设计，让我对版图这门学科的理论知识和实际应用的软件使用方面有更深的认识，增强自己的综合能力。
同时要感老师和同学的无私帮助，让我顺利的完成本次的设计。
参考文献[1]陆瑞强编著.Tanner Pro集成电路设计与布局实战指导.：科学,2007.[2]王志功，窦建华等译.CMOS集成电路--分析与设计.：电子工业（第三版）,2004.10.[3]R.Jacob Baker,Harry W Li, David E.Boyce著，中建主译.CMOS电路设计—布局与仿真.：机械工业,2006.1.附录一：电路原理图网表* SPICE netlist written by S-Edit Win32 7.03* Written on Jul 2, 2013 at 19:10:56* Waveform probing commands*.probe.options probefilename="F:\13\tanner\wubingfeng110.dat"+ probesdbfile="F:\13\tanner\wubingfeng.sdb"+ probetopmodule="Module0".include F:\13\tanner\TSpice70\models\ml2_125.mdvvdd VDD GND 5va A GND PULSE (0 5 0 5n 5n 50n 100n)vb B GND PULSE (0 5 0 5n 5n 60n 120n)vc C GND PULSE (0 5 0 5n 5n 70n 140n).tran/op 10n 400n method=bdf.print tran v(A) v(B) v(C) v(SUM) v(CO)* Main circuit: Module0M1 Gnd B N39 Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M2 sum N31 Gnd Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24uM3 N27 C Gnd Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M4 N27 A Gnd Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M5 N33 C N34 Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M6 Gnd C N40 Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M7 N34 B Gnd Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M8 N40 B N41 Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M9 N39 A N33 Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M10 N34 A Gnd Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24uM11 CO N33 Gnd Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24uM12 N27 B Gnd Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24uM13 N31 N33 N27 Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24uM14 N41 A N31 Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M15 N29 C Vdd Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M16 Vdd C N37 Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M17 Vdd B N35 Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M18 N35 A N33 Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M19 N29 B Vdd Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M20 N31 N33 N29 Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66pPS=24uM21 N36 B Vdd Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M22 N33 C N36 Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24uM23 N29 A Vdd Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M24 CO N33 Vdd Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24uM25 N38 A N31 Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M26 N37 B N38 Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24uM27 sum N31 Vdd Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24uM28 N36 A Vdd Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u * End of main circuit: Module0附录二：版图网表* Circuit Extracted by Tanner Research's L-Edit Version 9.00 / Extract Version 9.00 ;* TDB File: F:\13\tanner\bantu\wubingfeng.tdb* Cell: Cell0 Version 1.134* Extract Definition File: ..\LEdit90\Samples\SPR\example1\lights.ext* Extract Date and Time: 07/02/2013 - 22:10.include F:\13\tanner\TSpice70\models\ml2_125.mdvvdd VDD GND 5va A GND PULSE (0 5 0 5n 5n 50n 100n)vb B GND PULSE (0 5 0 5n 5n 60n 120n)vc C GND PULSE (0 5 0 5n 5n 70n 140n).tran/op 10n 400n method=bdf.print tran v(A) v(B) v(C) v(SUM) v(CO)* Warning: Layers with Unassigned AREA Capacitance.* <Poly Resistor ID>* <Poly2 Resistor ID>* <N Diff Resistor ID>* <P Diff Resistor ID>* <P Base Resistor ID>* <N Well Resistor ID>* Warning: Layers with Unassigned FRINGE Capacitance. * <Pad Comment>* <Poly1-Poly2 Capacitor ID>* <Poly Resistor ID>* <Poly2 Resistor ID>* <N Diff Resistor ID>* <P Diff Resistor ID>* <P Base Resistor ID>* <N Well Resistor ID>* Warning: Layers with Zero Resistance.* <Pad Comment>* <Poly1-Poly2 Capacitor ID>* <NMOS Capacitor ID>* <PMOS Capacitor ID>* NODE NAME ALIASES* 1 = SUM (29,27.5)* 7 = CO (-138.5,36.5)* 12 = B (-77.5,99)* 15 = GND (20.5,34.5)* 16 = A (-85.5,99)* 17 = C (-69.5,99)* 19 = VDD (19.5,86.5)M1 SUM 2 VDD VDD PMOS L=2u W=11u* M1 DRAIN GATE SOURCE BULK (3 71 5 82)M2 2 13 10 VDD PMOS L=2u W=11u* M2 DRAIN GATE SOURCE BULK (-26 71 -24 82) M3 5 B 6 VDD PMOS L=2u W=11u* M3 DRAIN GATE SOURCE BULK (-11 71 -9 82)M4 VDD C 5 VDD PMOS L=2u W=11u* M4 DRAIN GATE SOURCE BULK (-5 71 -3 82)M5 10 C VDD VDD PMOS L=2u W=11u* M5 DRAIN GATE SOURCE BULK (-34 71 -32 82) M6 6 A 2 VDD PMOS L=2u W=11u* M6 DRAIN GATE SOURCE BULK (-17 71 -15 82) M7 SUM 2 GND GND NMOS L=2u W=6u* M7 DRAIN GATE SOURCE BULK (3 40 5 46)M8 2 13 8 GND NMOS L=2u W=6u* M8 DRAIN GATE SOURCE BULK (-26 40 -24 46) M9 3 B 4 GND NMOS L=2u W=6u* M9 DRAIN GATE SOURCE BULK (-11 40 -9 46)M10 GND C 3 GND NMOS L=2u W=6u* M10 DRAIN GATE SOURCE BULK (-5 40 -3 46) M11 8 C GND GND NMOS L=2u W=6u* M11 DRAIN GATE SOURCE BULK (-34 40 -32 46) M12 4 A 2 GND NMOS L=2u W=6u* M12 DRAIN GATE SOURCE BULK (-17 40 -15 46) M13 VDD B 10 VDD PMOS L=2u W=11u* M13 DRAIN GATE SOURCE BULK (-42 71 -40 82) M14 VDD B 18 VDD PMOS L=2u W=11u* M14 DRAIN GATE SOURCE BULK (-58 71 -56 82) M15 11 B VDD VDD PMOS L=2u W=11u* M15 DRAIN GATE SOURCE BULK (-78 71 -76 82) M16 13 C 11 VDD PMOS L=2u W=11u* M16 DRAIN GATE SOURCE BULK (-70 71 -68 82) M17 10 A VDD VDD PMOS L=2u W=11u* M17 DRAIN GATE SOURCE BULK (-50 71 -48 82) M18 18 A 13 VDD PMOS L=2u W=11u* M18 DRAIN GATE SOURCE BULK (-62 71 -60 82) M19 VDD A 11 VDD PMOS L=2u W=11u* M19 DRAIN GATE SOURCE BULK (-86 71 -84 82) M20 VDD 13 CO VDD PMOS L=2u W=11u* M20 DRAIN GATE SOURCE BULK (-106 71 -104 82)M21 GND B 8 GND NMOS L=2u W=6u* M21 DRAIN GATE SOURCE BULK (-42 40 -40 46)M22 GND B 14 GND NMOS L=2u W=6u* M22 DRAIN GATE SOURCE BULK (-58 40 -56 46)M23 9 B GND GND NMOS L=2u W=6u* M23 DRAIN GATE SOURCE BULK (-78 40 -76 46)M24 13 C 9 GND NMOS L=2u W=6u* M24 DRAIN GATE SOURCE BULK (-70 40 -68 46)M25 8 A GND GND NMOS L=2u W=6u* M25 DRAIN GATE SOURCE BULK (-50 40 -48 46)M26 14 A 13 GND NMOS L=2u W=6u* M26 DRAIN GATE SOURCE BULK (-62 40 -60 46)M27 GND A 9 GND NMOS L=2u W=6u* M27 DRAIN GATE SOURCE BULK (-86 40 -84 46)M28 GND 13 CO GND NMOS L=2u W=6u* M28 DRAIN GATE SOURCE BULK (-106 40 -104 46)* Total Nodes: 19* Total Elements: 28* Total Number of Shorted Elements not written to the SPICE file: 0 * Extract Elapsed Time: 1 seconds.END。