数字集成电路设计基础-第六章 CMOS逻辑部件
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DE C F A B
2020/7/31
数字集成电路设计基础
11
Logo
第六章 CMOS逻辑部件
其他CMOS逻辑门
CMOS与或非门
OUT ina inb inc ind ine
2020/7/31
数字集成电路设计基础
12
Logo
第六章 CMOS逻辑部件
其他CMOS逻辑门
CMOS或与非门
OUT ina inb inc ind ine
数字集成电路设计基础
5
Logo
第六章 CMOS逻辑部件
CMOS与非门和或非门的结构及设计
3R？× ？
RRR
R
为保证在任何情况下，由电阻网络和负载电容所决定的 充放电时间，均满足由性能指标所决定的上升、下降时间 要求，所以，要按照最坏情况进行设计，即单支路导通情
况。
因此，各并联MOS管应和等效倒相器对应晶体管宽长 比相同。
➢ 根据频率要求和有关参数计算等效倒相器NMOS和PMOS的宽长比。
➢ 对于串联网络结构，为保持时间常数不变，串联网络各单元的等效电阻必 须缩小N倍，即它们的等效宽长比必须是倒相器中对应晶体管宽长比的N 倍。
➢ 对于并联网络结构，为保证在只有一个并联支路导通的情况下，仍能获得 所需的电阻，要求各并联支路等效晶体管宽长比与倒相器中对应晶体管相 同。
同样有上拉和下拉两种情况，对应并联PMOS和并联NMOS
2020/7/31
数字集成电路设计基础
6
Logo
第六章 CMOS逻辑部件
CMOS与非门和或非门的结构及设计
1Y
1Y
2X
简单计算方法
2Y
Y μn X μp
2Y
2X
1X
1X
等效倒相器中（W/L）N =X；（W/L）P =Y
2020/7/31
数字集成电路设计基础
2020/7/31
数字集成电路设计基础
13
Logo
第六章 CMOS逻辑部件
其他CMOS逻辑门
异或门 Z A B A B A B A B
2020/7/31
数字集成电路设计基础
14
Logo
第六章 CMOS逻辑部件
其他CMOS逻辑门
同或门（异或非门） Z A B A B A B A B A B A B
其他CMOS逻辑门
三态门
相同的资源，有什么优点？
2020/7/31
数字集成电路设计基础
17
Logo
第六章 CMOS逻辑部件
其他CMOS逻辑门
Z = （A ·（B ·C+E）+D ·F）·（G+H）
2020/7/31
数字集成电路设计基础
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Logo
第六章 CMOS逻辑部件
CMOS D触发器
2020/7/31
➢ 为保证在只有一个PMOS晶体管导通的情况下，仍能获得所需 的上升时间，要求各PMOS管的宽长比与倒相器中PMOS管相 同。
2020/7/31
数字集成电路设计基础
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第六章 CMOS逻辑部件
其他CMOS逻辑门
串并结构：
6Y 6Y 3Y 1/3
1/4 4Y 4Y 2Y 1/2
6Y
1/4 4Y
数字集成电路设计基础-第六章 CMOS逻辑部件
Logo
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第六章 CMOS逻辑部件
CMOS与非门和或非门的结构及设计
2020/7/31
数字集成电路设计基础
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第六章 CMOS逻辑部件
CMOS与非门和或非门的结构及设计
S/D
S/D
G
衬底
G
MOSFET
2020/7/31
D/S 衬底
D/S
数字逻辑等效电路模型 数字逻辑行为模型
等效倒相器中晶体管电阻
R/3
R/3
R （ W/L=Y） VDD
下拉
R/3
上拉
非饱和区 饱和区
Ron
VDS I DS
2tox μnεox
2(VGS
1 VTN
) VDS
1 WL
Ron
2tox μnεox
VDS VGS VTN
2
1 WL
电阻比=宽长比之倒比
PMOS串联 NMOS串联
2020/7/31
➢ 对于串联网络结构中的局部并联结构，每个并联支路的等效晶体管宽长比
与串联网络单元的等效晶体管相同。
2020/7/31
数字集成电路设计基础
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第六章 CMOS逻辑部件
其他CMOS逻辑门
逻辑行为：
A
OUT
B
C D EF
Baidu Nhomakorabea
VDD
D EF
？C
B
A
OUT
或-与-或-与-非
D EC F AB
与-或-与-或-非
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第六章 CMOS逻辑部件
CMOS与非门和或非门的结构及设计
与非门设计方法（或非门类似）：
➢ 将与非门中的N个串联NMOS管等效为倒相器中的NMOS管， 将N个并联的PMOS管等效为倒相器中的PMOS管。
➢ 根据频率要求和有关参数计算等效倒相器NMOS和PMOS的宽 长比。
➢ NMOS管为串联结构，为保持下降时间不变，各NMOS管的等 效电阻必须缩小N倍，即它们的宽长比必须是倒相器中NMOS 管宽长比的N倍。
12个晶体管
10个晶体管
2020/7/31
数字集成电路设计基础
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Logo
第六章 CMOS逻辑部件
其他CMOS逻辑门
NMOS传输门和PMOS传输门
CMOS传输门
为什么PMOS位于逻 辑电路的上部， NMOS位于逻辑电路 的下部，想过吗？
2020/7/31
数字集成电路设计基础
16
Logo
第六章 CMOS逻辑部件
数字集成电路设计基础
19
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第六章 CMOS逻辑部件
CMOS内部信号分布式驱动 结构
2020/7/31
数字集成电路设计基础
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=
1/3 3Y
1/4 4Y
1/2
1/3 3Y
W/L=Y 1/4 4Y
差别：27Y
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数字集成电路设计基础
22Y
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第六章 CMOS逻辑部件
其他CMOS逻辑门
复杂网络设计方法：
➢ 将下拉网络（NMOS管）等效为倒相器中的NMOS管，将上拉网络（ PMOS管）等效为倒相器中的PMOS管。
数字集成电路设计基础
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第六章 CMOS逻辑部件
CMOS与非门和或非门的结构及设计
VDD
× VDD
VDD
RP
N型衬底
RP
倒相器
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P型衬底
×RN
RN
数字逻辑等效电路模型 数字逻辑行为模型
数字集成电路设计基础
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第六章 CMOS逻辑部件
CMOS与非门和或非门的结构及设计
Y×3 Y×1
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其他CMOS逻辑门
CMOS与或非门
OUT ina inb inc ind ine
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其他CMOS逻辑门
CMOS或与非门
OUT ina inb inc ind ine
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CMOS与非门和或非门的结构及设计
3R？× ？
RRR
R
为保证在任何情况下，由电阻网络和负载电容所决定的 充放电时间，均满足由性能指标所决定的上升、下降时间 要求，所以，要按照最坏情况进行设计，即单支路导通情
况。
因此，各并联MOS管应和等效倒相器对应晶体管宽长 比相同。
➢ 根据频率要求和有关参数计算等效倒相器NMOS和PMOS的宽长比。
➢ 对于串联网络结构，为保持时间常数不变，串联网络各单元的等效电阻必 须缩小N倍，即它们的等效宽长比必须是倒相器中对应晶体管宽长比的N 倍。
➢ 对于并联网络结构，为保证在只有一个并联支路导通的情况下，仍能获得 所需的电阻，要求各并联支路等效晶体管宽长比与倒相器中对应晶体管相 同。
同样有上拉和下拉两种情况，对应并联PMOS和并联NMOS
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第六章 CMOS逻辑部件
CMOS与非门和或非门的结构及设计
1Y
1Y
2X
简单计算方法
2Y
Y μn X μp
2Y
2X
1X
1X
等效倒相器中（W/L）N =X；（W/L）P =Y
2020/7/31
数字集成电路设计基础
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第六章 CMOS逻辑部件
其他CMOS逻辑门
异或门 Z A B A B A B A B
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第六章 CMOS逻辑部件
其他CMOS逻辑门
同或门（异或非门） Z A B A B A B A B A B A B
其他CMOS逻辑门
三态门
相同的资源，有什么优点？
2020/7/31
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第六章 CMOS逻辑部件
其他CMOS逻辑门
Z = （A ·（B ·C+E）+D ·F）·（G+H）
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第六章 CMOS逻辑部件
CMOS D触发器
2020/7/31
➢ 为保证在只有一个PMOS晶体管导通的情况下，仍能获得所需 的上升时间，要求各PMOS管的宽长比与倒相器中PMOS管相 同。
2020/7/31
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第六章 CMOS逻辑部件
其他CMOS逻辑门
串并结构：
6Y 6Y 3Y 1/3
1/4 4Y 4Y 2Y 1/2
6Y
1/4 4Y
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CMOS与非门和或非门的结构及设计
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第六章 CMOS逻辑部件
CMOS与非门和或非门的结构及设计
S/D
S/D
G
衬底
G
MOSFET
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D/S 衬底
D/S
数字逻辑等效电路模型 数字逻辑行为模型
等效倒相器中晶体管电阻
R/3
R/3
R （ W/L=Y） VDD
下拉
R/3
上拉
非饱和区 饱和区
Ron
VDS I DS
2tox μnεox
2(VGS
1 VTN
) VDS
1 WL
Ron
2tox μnεox
VDS VGS VTN
2
1 WL
电阻比=宽长比之倒比
PMOS串联 NMOS串联
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➢ 对于串联网络结构中的局部并联结构，每个并联支路的等效晶体管宽长比
与串联网络单元的等效晶体管相同。
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第六章 CMOS逻辑部件
其他CMOS逻辑门
逻辑行为：
A
OUT
B
C D EF
Baidu Nhomakorabea
VDD
D EF
？C
B
A
OUT
或-与-或-与-非
D EC F AB
与-或-与-或-非
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第六章 CMOS逻辑部件
CMOS与非门和或非门的结构及设计
与非门设计方法（或非门类似）：
➢ 将与非门中的N个串联NMOS管等效为倒相器中的NMOS管， 将N个并联的PMOS管等效为倒相器中的PMOS管。
➢ 根据频率要求和有关参数计算等效倒相器NMOS和PMOS的宽 长比。
➢ NMOS管为串联结构，为保持下降时间不变，各NMOS管的等 效电阻必须缩小N倍，即它们的宽长比必须是倒相器中NMOS 管宽长比的N倍。
12个晶体管
10个晶体管
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第六章 CMOS逻辑部件
其他CMOS逻辑门
NMOS传输门和PMOS传输门
CMOS传输门
为什么PMOS位于逻 辑电路的上部， NMOS位于逻辑电路 的下部，想过吗？
2020/7/31
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第六章 CMOS逻辑部件
CMOS内部信号分布式驱动 结构
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21
=
1/3 3Y
1/4 4Y
1/2
1/3 3Y
W/L=Y 1/4 4Y
差别：27Y
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数字集成电路设计基础
22Y
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第六章 CMOS逻辑部件
其他CMOS逻辑门
复杂网络设计方法：
➢ 将下拉网络（NMOS管）等效为倒相器中的NMOS管，将上拉网络（ PMOS管）等效为倒相器中的PMOS管。
数字集成电路设计基础
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第六章 CMOS逻辑部件
CMOS与非门和或非门的结构及设计
VDD
× VDD
VDD
RP
N型衬底
RP
倒相器
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P型衬底
×RN
RN
数字逻辑等效电路模型 数字逻辑行为模型
数字集成电路设计基础
4
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第六章 CMOS逻辑部件
CMOS与非门和或非门的结构及设计
Y×3 Y×1