实验二 一位8421BCD码加法器的设计

实验二一位8421BCD码加法器的设计

一、实验目的

1.理解四位加法器7483和四位比较器7485的工作原理及使用

2.掌握一位8421BCD码加法器的工作过程

3.进一步熟悉Quartus软件的使用，了解设计的全过程，

二、实验内容

1.采用画原理图的方法设计一位8421BCD码加法器。要求使用四位

加法器7483和四位比较器7485及必要的逻辑门电路。

三、分析过程

7483是四位二进制加法器，其进位规则是逢16进1。而8421BCD 码表示的是十进制数，进位规则是逢10进1。用7483将两个1位BCD码相加时，当和小于等于9时，结果正确；当和大于9时，需加6进行修正。

实验中要求使用7483、7485及必要的逻辑门完成。由于7483通过输出引脚C4 S3 S2 S1 S0输出二进制的和，7485是四位比较器，关键在于如何通过7483及7485的输出判断何时应对结果修正以及如何修正。

由于两个1位十进制数相加时，和的取值范围是0—18，将该范围内各数值对应的二进制数和8421BCD码列表，以便寻找何时应对结果修正以及如何修正

从表中分析可得出如下结论：

当7483输出的二进制数的和为0---9时，即S3 S2 S1 S0≤9时结果正确，不需修正；当和为10-----15时S3 S2 S1 S0＞9时，需加6修正，此种情况可将7483的输出S3 S2 S1 S0送入7485的输入引脚A3 A2 A1 A0，将1001（即9）送入7485另一组输入引脚B3 B2 B1 B0，若7485的输出A＞B=1，则说明需加6修正；当和为16、17、18时，结果需加6修正。此种情况7483的输出S3 S2 S1 S0＜9，但C4=1。

综合以上分析，当7483输出的二进制数的和S3 S2 S1 S0＞9或C4=1时结果需修正。此修正的条件可通过7485的输出A＞B和7483输出的C4通过逻辑或门（OR1）获得。当OR1输出为1时需修正，当OR1输出为0时不需修正。（分析出何时应对结果修正）

需再使用一片7483实现加6修正，将第一片7483输出的二进制数的和S3 S2 S1 S0送入第二片7483的输入引脚A3 A2 A1 A0，第二片7483的输入引脚B3 B2 B1 B0接入0、OR1输出、OR1输出、0。由于不需修正时，OR1输出为0，需修正时OR1输出为1，实现加6修正。（分析了如何实现修正）

分析BCD码十位获得，当第一片7483输出的二进制数的和为0—16时，BCD码十位由第二片7483输出的C4获得，当第一片7483输出的二进制数的和为16、17、18时，BCD码十位由第一片7483输出的C4获得。因此，BCD码十位由两片7483的C4经过逻辑或门（OR2）获得。

四、原理图（粘贴QUARTUS中绘制的原理图）

五、功能仿真的波形图及说明（包含不需修正以及修正的情况）

六、实验体会与收获

说明发现问题以及解决的方法