控制寄存器和状态寄存器共133页
常用控制寄存器详解
P2IFG：D0~D4为P2_0~P2_4的中断标志位
D5为USD D+中断状态标志，当D+线有一个中断请求未决时设置该标志，用于检测USB挂起状态下的USB恢复事件。
当USB控制器没有挂起时不设
置该标志。
IEN2：中断使能2,0为中断禁止，1为中断使能
T1STAT:定时器1的状态寄存器，D4~D0为通道4~通道0的中断标志，D5为溢出标志位，当计数到最终技术值是自动置1。
T1CCTL0~T1CCTL4：定时器1通道0~通道4的工作方式设置。
D1D0为捕捉模式选择：00为不捕捉，01为上升沿捕获，10为下降沿捕获，11为上升或下降沿都捕获。
D2位为捕获或比较的选择，0为捕获模式，1为比较模式。
D5D4D3为比较模式的选择：000为发生比较式输出端置1,001为发生比较时输出端清0,010为比较时输出翻转，其他模式较少使用。
4MHZ，100为2MHZ，101为1MHZ，110为500KHZ，111为250KHZ。
当D6为1时，系统主时钟最高可采用频率为16MHZ。
U0GCR：USART0通用控制寄存器；。
《微机接口技术》期末考试复习题及参考答案
72、并行接口一般要对输出数据进行锁存，其原因是（ ）。
A、外设速度常低于主机速度 B、主机速度常低于外设速度
C、主机与外设速度通常差不多 D、要控制对多个外设的存取
73、可编程定时器/计数器 8253 有（ ）种工作方式。
A、一种
B、二种 C、六种 D、八种
74、计数器与定时器的工作原理是（ ）。
A、可屏蔽中断 B、不可屏蔽中断 C、单步中断
D、除法出错
70、8255A 工作在方式 2（双向选通 I/O）时，（ ）。
A、只能作输入接口 B、只能作输出接口
C、作输入口或作输出口 D、同时可作输入口、输出口
71、传输距离较近时，常采用（ ）。
A、串行接口
B、简单接口 C、可编程接口 D、并行接口
A、控制寄存器
B、计数初值寄存器
C、减计数寄存器
D、输出锁存寄
存器
39、ISA 总线的数据宽度为（
）位。
A、64
B、32 C、16
D、8
40、8086 中断系统中优先级最低的的是（
）。
A、可屏蔽中断
B、不可屏蔽中断 C、单步中断 D、除法出错
41、并行接口一般要对输出数据进行锁存，其原因是（
）。
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64、若 8259A 工作在优先级自动循环方式，则 IRQ4 的中断请求被响应并且服务完毕后，优
先级最高的中断源是（ ）。
A、IRQ3
B、IRQ5 C、IRQ0
D、IRQ4
65、8086 中断系统可以管理（ ）种中断。
A、16
B、1K C、256 D、128
66、8086 中断向量表的大小为（ ）字节。
A、CPU 与存储器 B、CPU 与外设 C、存储器与外设 D、内存与外存
CPU状态和控制寄存器
’C54x提供三个16位寄存器来作为CPU状态和 控制寄存器，它们分别为： 状态寄存器0（ST0） 状态寄存器1（ST1） 工作方式状态寄存器（PMST）
ST0和ST1主要包含各种工作条件和工作方式
的状态；
PMST包含存储器的设置状态和其他控制信息。
1．状态寄存器0（ST0）
CPL：直接寻址编辑方式标志位； 用来指示直接寻址选用何种指针。 CPL=0 选用数据页指针DP的直接寻址； CPL=1 选用堆栈指针SP的直接寻址。
INTM：中断方式控制位； 用于屏蔽或开放所有可屏蔽中断。 INTM=0 开放全部可屏蔽中断； INTM=1 禁止所有可屏蔽中断。 0：保留位，未被使用，总是读为0。
C16：双16位/双精度算术运算方式控制位； 用来决定ALU的算术运算方式。 C16=0 ALU工作在双精度算术运算方式； C16=1 ALU工作在双16位算术运算方式。
ASM：累加器移位方式控制位。 为某些具有移位操作的指令设定一个从16~15范围内的移位值。
15
14
13 XF
12
11
10 0
9
3．工作方式状态寄存器PMST
主要设定和控制处理器的工作方式和存储器的 配置，反映处理器的工作状态。
15~7 IPTR 6 5 4 AVIS 3 2 1 0 SST
MP/MC OVLY
DROM CLKOFF SMUL
中 断 向 量 指 针
CPU 工 作 方 式 选 择 位
RAM 重 复 占 位 标 志
15 —13 12 11 10 9 8 —— 0
ST0： ARP
TC TC
C
OVA
OVB
DP
C：进位标志位。 用来保存ALU加减运算时所产生的进/借位。
英飞凌tricore用户手册 第24章 捕捉比较单元CCU6
定时器13周期 54H 寄存器
U, SV U, SV 0000 0000H 类3 U, SV U, SV 0000 0000H 类3 U, SV U, SV 0000 0000H 类3
U, SV U, SV 0000 0000H 类3 U, SV U, SV 0000 0000H 类3
24-41 24-44 24-45
移量 读写
CC62SR
捕获/比较映射 48H 寄存器通道
U, SV U, SV 0000 0000H
CC62
复位 类3
页码 24-38
捕获/比较控制寄存器
CMPSTAT 比较状态
60H
寄存器
CMPMODIF 比较状态调 64H 制寄存器
U, SV U, SV 0000 0000H 类3 U, SV U, SV 0000 0000H 类3
T12DTC CC60R
定时器T12 28H 的死区时间 控
捕获/比较寄存 30H 器通道CC60
U, SV U, SV 0000 0000H 类3 U, SV U, SV 0000 0000H 类3 U, SV U, SV 0000 0000H 类3 U, SV U,SV 0000 0000H 类3
输入检测 寄存器
98H U, SV U, SV 0000 0000H 类3
丢失标识符寄 9CH U, SV U, SV 0000 0000H 类3
存器 服务请求 控制寄存
FCH - U, SV U, SV 0000 0000H 类3 x * 4H
器
24-127
24-128 24-130 24-133 24-112
用户手册 CCU6, V0.3
ADSP-BF533简介
ADSP-BF533/2/1简介概要高达600 MHz 高性能Blackfin 处理器；2 个16 位MAC，2 个40 位ALU，4 个8 位视频ALU，以及1 个40 位移位器；RISC 式寄存器和指令模型，编程简单，编译环境友好；先进的调试、跟踪和性能监视；内核电压VDD 0.8V-1.2V；片内调压器支持从3.3V-2.5V 的输入电压；160 引脚Mini-BGA 封装；169 引脚PBGA 封装；176 引脚；LQFP 封装1、存储器高达148KBytes 片内存储器：16KBytes 指令SRAM/Cache64KBytes 指令SRAM32KBytes 数据SRAM/Cache32KBytes 数据SRAM4KBytes 存放中间结果的SRAM两个双通道存储器DMA 控制器存储器管理单元提供存储器保护存储器控制器可与SDRAM、SRAM、Flash 和ROM 无缝连接灵活的存储器引导模式，可以选择从SPI 口或外部存储器导入2、外设并行外设接口(PPI) /GPIO 支持ITU-R 656 视频数据格式2 个双通道全双工同步串行接口，支持8 个立体声I2S 通道12 通道DMA 控制器SPI 兼容端口3 个定时/计数器，支持PWM支持IrDA 的UART事件处理实时时钟“看门狗”定时器调试 /JTAG 接口1x-63x 倍频的片内PLL内核定时器图1. 功能框图3、概述处理器比较ADSP-BF531/2/3 处理器是Blackfin 系列产品的成员，融合了Analog Devices/Intel 的微信号结构（Micro Signal Architecture） (MSA)。
Blackfin 处理器这种体系结构将艺术级的dual-MAC 信号处理引擎，简洁的RISC 式微处理器指令集的优点，以及单指令多数据(SIMD)多媒体能力结合起来，形成了一套独特的指令集结构。
ADSP-BF531/2/3 处理器的代码和管脚完全兼容，它们之间的差别仅仅在于具有不同的性能和片内存储器容量。
单片机内部主要部件
1.2 单片机内部主要部件单片机内部电路比较复杂，MCS-51系列的8051型号单片机的内部电路根据功能可以分为CPU、RAM、ROM/EPROM、并行口、串行口、定时/计数器、中断系统及特殊功能寄存器（SFR）等8个主要部件，如图1-2-1所示。
这些部件通过片内的单一总线相连，采用CPU加外围芯片的结构模式，各个功能单元都采用特殊功能寄存器集中控制的方式。
其他公司的51系列单片机与8051结构类似，只是根据用户需要增加了特殊的部件，如A/D转换器等。
在设计程序过程中，寄存器的使用非常频繁。
本节内容在了解单片机内部的组成机构基础上，重点介绍单片机内部常用的寄存器的作用。
图1-2-1 MCS-51架构1.2.1中央处理器（CPU）中央处理器是单片机的核心，主要功能是产生各种控制信号，根据程序中每一条指令的具体功能，控制寄存器和输入/输出端口的数据传送，进行数据的算术运算、逻辑运算以及位操作等处理。
MCS-51系列单片机的CPU字长是8位，能处理8位二进制数或代码，也可处理一位二进制数据。
单片机的CPU从功能上一般可以分为运算器和控制器两部分。
一、控制器控制器由程序计数器PC、指令寄存器、指令译码器、定时控制与条件转移逻辑电路等组成。
其功能是对来自存储器中的指令进行译码，通过定时电路，在规定的时刻发出各种操作所需的全部内部和外部的控制信号，使各部分协调工作，完成指令所规定的功能。
各部分功能部件简述如下。
1．程序计数器PC（Program Counter）程序计数器是一个16位的专用寄存器，用来存放下一条指令的地址，具有自动加1的功能。
当CPU要取指令时，PC的内容送地址总线上，从存储器中去取出一个指令码后，PC 内容自动加1，指向下一个指令码，以保证程序按顺序执行。
PC是用来指示程序的执行位置，在顺序执行程序时，单片机每执行一条指令，PC就自动加1，以指示出下一条要取的指令的存储单元的16位地址。
也就是说，CPU总是把PC 的内容作为地址，根据该地址从存储器中取出指令码或包含在指令中的操作数。
8051特殊功能寄存器详细说明
PSW（P rogram State Word）程序状态字控制寄存器程序状态寄存器PSW是计算机系统的核心部件—控制器的一部分，可位寻址，字节地址为D0H，单元地址是D0H~D7H。
PSW寄存器结构各Bit D7D6D5D4D3D2D1D0 PSW CY AC F0RS1RS0OV USR P 位地址D7H D6H D5H D4H D3H D2H D1H D0H各控制位功能介绍如下：1)CY：进位标志位，作用有两种：（1）算术运算中进位或借位时，CY＝1。
（2）作为布尔代数位处理的累加器。
2)AC：辅助进位标志位，算术运算时低半字节有进位或借位时，AC＝1。
3)F0：通用标志位4)RS1：寄存器组选择位高位，RS1与RS0选择四组工作寄存器，每组分别为8个寄存器（R0~R7），如RS1＝0、RS0＝0，则R0~R7对地址为00H~07H，如RS1＝0、RS0＝1，则R0~R7对地址为08H~0FH，四组寄存器地址从00H~1FH。
5)RS0：寄存器组选择位低位。
6)OV：溢出标志位，当进行正负号数值的加减运算时，如结果超出7位或2的补码（+27至－128）时，OV＝17)USR：用户定义标志位，保留。
8)P：奇偶标志位，当累加器中有奇数个1，则P＝1；偶数个1，则P＝0.在串行传输时可用来检测传送是否有错。
PCON（Power Control Register）寄存器PCON主要是为CHMOS型单片机的电源控制而设置的专用寄存器，在CHMOS型单片机中，除SMOD位外，其他位均为虚设的，SMOD是串行口波特率倍增位，当SMOD=1时，串行口波特率加倍。
系统复位默认为SMOD=0。
单元地址是87H，其结构格式如下：PCON电源管理寄存器结构各Bit D7D6D5D4D3D2D1D0 PCON SMOD------------------GF1GF0PD IDL各控制位功能介绍如下：1)SMOD：该位与串口通信有关。
嵌入式系统期末考试试题库和答案解析
嵌入式系统期末考试试题库和答案解析《嵌入式系统》试题库一、填空题1、嵌入式系统的基本定义为：以应用中心，以计算机技术为基础，软件硬件可裁剪，适应应用系统对功能、可靠性、成本、体积、功耗严格要求的专用计算机系统。
2、从模块结构来看，嵌入式系统由三大部分组成，分别是：硬件、软件和开发平台。
3、从层次角度来看，嵌入式系统由四大部分组成，分别是：应用软件层、操作系统层、板级支持包（或硬件抽象层）和硬件层。
4、嵌入式产品的主要度量指标包括：上市时间、设计成本和产品质量。
5、嵌入式系统的设计过程包括：需求分析、规格说明、体系结构设计、构件设计、系统集成和系统测试。
6、需求分析包括：功能性需求分析和非功能性需求分析。
7、确定输入信号是数字信号还是模拟信号属于功能性需求。
8、确定系统的物理尺寸和重量属于非功能性需求。
9、在嵌入式系统的设计过程中，其中规格说明解决“做什么”。
10、在嵌入式系统的设计过程中，其中体系结构设计解决“如何做”。
11、在嵌入式系统的设计过程中，软硬件划分应该在体系结构设计阶段完成。
12、在嵌入式系统的设计过程中，处理器的选择应该在体系结构设计阶段完成。
13、在嵌入式系统的设计过程中，嵌入式操作系统的选择应该在体系结构设计阶段完成。
14、在嵌入式系统的设计过程中，完成原理图设计应在构件设计阶段完成。
15、在嵌入式系统的设计过程中，完成版图设计应在构件设计阶段完成。
16、在嵌入式系统的设计过程中，完成软件设计应在构件设计阶段完成。
17、反映嵌入式系统设计人员的水平能力主要在于总体设计（需求分析、规格说明和体系结构设计）和系统调试。
18、设计流程指的是设计过程中所经历的过程步骤。
19、设计重用技术主要分为基于IP 核的模块级重用和基于平台的系统级重用。
20、软硬件协同设计由系统描述、软硬件划分、软硬件协同综合以及软硬件协同模拟与验证几个阶段组成。
21、嵌入式处理器的分类包括三种，分别是：嵌入式微处理器、微控制器（或单片机）和数字信号处理器（DSP）。
《基本寄存器》课件
多。
03
根据结构
可分为组合逻辑型寄存器和时序逻辑型寄存器。组合逻辑型寄存器采用
组合逻辑电路实现；时序逻辑型寄存器采用时序电路实现，具有存储数
据和自保持功能。
02 寄存器的使用
寄存器的初始化
寄存器的初始化是使用寄存器的第一 步，它涉及到为寄存器分配一个初始 值。
寄存器的初始化可以通过直接赋值或 使用专门的初始化语句来完成。
在许多情况下，寄存器的初始化是在 程序开始执行之前完成的，以确保寄 存器具有正确的初始状态。
寄存器的初始化对于确保程序的正确 性和稳定性至关重要。
寄存器的读写操作
01
02
03
04
寄存器的读写操作是使用寄存 器的基本操作之一。
读操作是从寄存器中获取其当 前值的过程，而写操作是将一
个值写入寄存器的过程。
程序计数器
用于存储下一条要执行的指令 地址。
内存管理中的寄存器
基址寄存器
用于存储内存单元的起始地址 。
变址寄存器
用于存储内存单元的偏移量。
段寄存器
用于存储内存段的起始地址。
页寄存器
用于存储页面的起始地址。
输入输出设备中的寄存器
控制寄存器
用于控制输入输出设备的操作方式。
数据寄存器
用于暂存输入输出设备的数据。
寄存器技术将更加注重安全性
随着网络安全问题的日益突出，寄存器技术的安全性越来越受到关注，未来寄存器技术将 不断加强安全防护措施，提高处理器的安全性。
新一代计算机系统中的寄存器设计
寄存器设计将更加注重并行性和多核处理
随着多核处理器技术的发展，寄存器设计将更加注重并行性和多核处理，以提高处理器 的性能。
寄存器设计将更加注重内存优化
ESP8684 技术参考手册说明书
ESP8684技术参考手册版本1.1乐鑫信息科技版权©2023关于本文档ESP8684技术参考手册面向使用ESP8684系列产品进行底层软件开发的人员，介绍了ESP8684系列产品中内置的硬件模块，包括概述、功能列表、硬件架构、编程指南、寄存器列表等信息。
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发布进度速览目录1ESPRISCV CPU19 1.1概述19 1.2特性19 1.3地址分布20 1.4配置与状态寄存器(CSR)201.4.1寄存器列表201.4.2寄存器22 1.5中断控制器301.5.1特性301.5.2功能描述301.5.3建议操作321.5.3.1延迟321.5.3.2配置流程321.5.4寄存器列表331.5.5寄存器33 1.6调试341.6.1概述341.6.2特性351.6.3功能描述351.6.4寄存器列表351.6.5寄存器35 1.7硬件触发器381.7.1特性381.7.2功能描述381.7.3触发执行流程391.7.4寄存器列表391.7.5寄存器39 1.8存储器保护421.8.1概述421.8.2特性421.8.3功能描述421.8.4寄存器列表421.8.5寄存器43 2通用DMA控制器(GDMA)442.1概述44 2.2特性44 2.3架构44 2.4功能描述452.4.1外设和存储间的数据传输452.4.2存储到存储的数据传输462.4.3链表462.4.4启动DMA472.4.5读链表482.4.6数据传输结束标志482.4.7访问片内RAM492.4.8仲裁50 2.5GDMA中断50 2.6编程流程512.6.1GDMA时钟与复位配置流程512.6.2GDMA TX通道配置流程512.6.3GDMA RX通道配置流程512.6.4GDMA存储器到存储器配置流程51 2.7寄存器列表53 2.8寄存器553系统和存储器73 3.1概述73 3.2主要特性73 3.3功能描述743.3.1地址映射743.3.2内部存储器753.3.3外部存储器763.3.3.1外部存储器地址映射763.3.3.2高速缓存763.3.3.3Cache操作773.3.4GDMA地址空间773.3.5模块/外设783.3.5.1模块/外设地址空间映射784eFuse控制器(eFuse)80 4.1概述80 4.2主要特性80 4.3功能描述804.3.1结构804.3.1.1EFUSE_WR_DIS824.3.1.2EFUSE_RD_DIS824.3.1.3数据存储方式824.3.2烧写参数844.3.3用户读取参数854.3.4eFuse VDDQ时序864.3.5硬件模块使用参数864.3.6中断86 4.4寄存器列表88 4.5寄存器905IO MUX和GPIO交换矩阵(GPIO,IO MUX)108 5.1概述1085.2主要特性108 5.3结构概览108 5.4通过GPIO交换矩阵的外设输入1105.4.1概述1105.4.2信号同步1105.4.3功能描述1115.4.4简单GPIO输入112 5.5通过GPIO交换矩阵的外设输出1135.5.1概述1135.5.2功能描述1135.5.3简单GPIO输出114 5.6IO MUX的直接输入输出功能1145.6.1概述1145.6.2功能描述114 5.7GPIO管脚的模拟功能115 5.8Light-sleep模式管脚功能115 5.9GPIO管脚的Hold特性115 5.10GPIO管脚供电和电源管理1155.10.1GPIO管脚供电1165.10.2电源管理116 5.11外设信号列表116 5.12IO MUX管脚功能列表122 5.13IO MUX管脚模拟功能列表123 5.14寄存器列表1235.14.1GPIO交换矩阵寄存器列表1235.14.2IO MUX寄存器列表125 5.15寄存器1265.15.1GPIO交换矩阵寄存器1265.15.2IO MUX寄存器133 6复位和时钟1366.1复位1366.1.1概述1366.1.2结构图1366.1.3特性1366.1.4功能描述137 6.2时钟1376.2.1概述1376.2.2结构图1386.2.3特性1386.2.4功能描述1396.2.4.1CPU时钟1396.2.4.2外设时钟1396.2.4.3Wireless时钟1416.2.4.4RTC时钟1417芯片Boot控制143 7.1概述143 7.2特性143 7.3功能描述1437.3.1默认配置1437.3.2Boot模式控制1447.3.3ROM代码日志打印控制1468中断矩阵(INTMTRX)147 8.1概述147 8.2特性147 8.3功能描述1478.3.1外部中断源1488.3.2CPU中断1518.3.3分配外部中断源至CPU外部中断1518.3.3.1分配一个外部中断源Source_X至CPU外部中断1518.3.3.2分配多个外部中断源Source_X n至CPU外部中断1518.3.3.3关闭CPU外部中断源Source_X1518.3.4查询外部中断源当前的中断状态151 8.4寄存器列表152 8.5寄存器1559低功耗管理(RTC_CNTL)160 9.1概述160 9.2主要特性160 9.3功能描述1609.3.1功耗管理单元(PMU)1629.3.2低功耗时钟1629.3.3定时器1639.3.4调压器1649.3.4.1数字系统调压器1649.3.4.2低功耗调压器1659.3.4.3欠压检测器165 9.4功耗模式管理1669.4.1电源域1669.4.2预设功耗模式1679.4.3唤醒源1679.4.4拒绝睡眠168 9.5寄存器列表169 9.6寄存器17110系统定时器(SYSTIMER)199 10.1概述199 10.2主要特性199 10.3时钟源选择200 10.4功能描述20010.4.1计数器20010.4.2比较器和报警20110.4.3同步操作20210.4.4中断202 10.5编程示例20210.5.1读取当前计数器的值20210.5.2在单次报警模式下配置一次性报警20310.5.3在周期报警模式下配置周期性报警20310.5.4唤醒后时间补偿203 10.6寄存器列表204 10.7寄存器20611定时器组(TIMG)217 11.1概述217 11.2主要特性217 11.3功能描述21811.3.116位预分频器与时钟选择器21811.3.254位时基计数器21811.3.3报警产生21811.3.4定时器重新加载21911.3.5RTC慢速时钟(RTC_SLOW_CLK)频率计算22011.3.6中断220 11.4配置与使用22011.4.1定时器用作简单时钟22011.4.2定时器用于单次报警22111.4.3定时器用于周期性报警22111.4.4RTC_SLOW_CLK频率计算222 11.5寄存器列表223 11.6寄存器22412看门狗定时器(WDT)234 12.1概述234 12.2数字看门狗定时器23412.2.1主要特性23412.2.2功能描述23512.2.2.1时钟源与32位计数器23512.2.2.2阶段与超时动作23612.2.2.3写保护23612.2.2.4Flash引导保护237 12.3模拟看门狗定时器23712.3.1主要特性23712.3.2SWD控制器23712.3.2.1结构23812.3.2.2工作流程238 12.4中断238 12.5寄存器23813系统寄存器(SYSTEM)240 13.1概述240 13.2主要特性240 13.3功能描述24013.3.1系统和存储器寄存器24013.3.1.1内部存储器24013.3.1.2片外存储器24113.3.2时钟配置寄存器24113.3.3中断信号寄存器24113.3.4外设时钟门控和复位寄存器241 13.4寄存器列表243 13.5寄存器24414辅助调试(ASSIST_DEBUG)253 14.1概述253 14.2主要特性253 14.3功能描述25314.3.1栈指针监测25314.3.2PC记录25314.3.3CPU调试状态记录253 14.4工作流程25314.4.1栈监测配置25314.4.2PC记录配置254 14.5寄存器列表255 14.6寄存器25615ECC硬件加速器(ECC)262 15.1概述262 15.2主要特性262 15.3专业名词定义26215.3.1ECC背景知识26215.3.1.1椭圆曲线与曲线上的点26215.3.1.2仿射坐标系与Jacobian坐标系26215.3.2ESP8684ECC相关定义26315.3.2.1内存块26315.3.2.2数据与数据块26315.3.2.3数据存储26315.3.2.4数据读取26415.3.2.5标准运算与Jacobian运算264 15.4功能描述26415.4.1密钥长度模式26415.4.2工作模式26415.4.2.1标准点乘模式26515.4.2.2有限域除法模式26515.4.2.3标准点验证模式26515.4.2.4标准点验证+标准点乘模式26515.4.2.5Jacobian点乘模式26615.4.2.6Jacobian点验证模式26615.4.2.7标准点验证+Jacobian点乘模式266 15.5时钟与复位266 15.6中断267 15.7软件配置流程267 15.8寄存器列表268 15.9寄存器26916SHA加速器(SHA)271 16.1概述271 16.2主要特性271 16.3工作模式简介271 16.4功能描述27216.4.1信息预处理27216.4.1.1附加填充比特27216.4.1.2信息解析27216.4.1.3哈希初始值(Initial Hash Value)27216.4.2哈希运算流程27316.4.2.1Typical SHA模式下的运算流程27316.4.2.2DMA-SHA模式下的运算流程27416.4.3信息摘要存储27516.4.4中断275 16.5寄存器列表276 16.6寄存器27717片外存储器加密与解密(XTS_AES)280 17.1概述280 17.2主要特性280 17.3模块结构280 17.4功能描述28117.4.1XTS算法28117.4.2密钥28117.4.3目标空间28117.4.4数据写入28217.4.5手动加密模块28217.4.6自动解密模块283 17.5软件流程283 17.6寄存器列表285 17.7寄存器28618随机数发生器(RNG)289 18.1概述289 18.2主要特性289 18.3功能描述289 18.4编程指南28918.5寄存器列表290 18.6寄存器29019UART控制器(UART)291 19.1概述291 19.2主要特性291 19.3UART架构292 19.4功能描述29319.4.1时钟与复位29319.4.2UART RAM29419.4.3波特率产生与检测29619.4.3.1波特率产生29619.4.3.2波特率检测29619.4.4UART数据帧29719.4.5AT_CMD字符格式29819.4.6RS48529819.4.6.1驱动控制29819.4.6.2转换延时29919.4.6.3总线侦听29919.4.7IrDA29919.4.8唤醒30019.4.9流控30019.4.9.1硬件流控30119.4.9.2软件流控30219.4.10UART中断302 19.5编程流程30319.5.1寄存器类型30319.5.1.1同步寄存器30319.5.1.2静态寄存器30419.5.1.3立即寄存器30519.5.2具体步骤30519.5.2.1UART n模块初始化30619.5.2.2UART n通信配置30719.5.2.3启动UART n307 19.6寄存器列表30819.6.1UART寄存器列表308 19.7寄存器31019.7.1UART寄存器31020SPI控制器(SPI)329 20.1概述329 20.2术语329 20.3特性330 20.4架构概览331 20.5功能描述33120.5.1数据模式33120.5.2FSPI总线信号描述33120.5.3数据位读/写顺序控制33420.5.4传输方式33620.5.5CPU控制的数据传输33620.5.5.1CPU控制的主机模式33620.5.5.2CPU控制的从机模式33820.5.6DMA控制的数据传输33920.5.6.1GDMA配置33920.5.6.2GDMA TX/RX Buffer长度控制34020.5.7GP-SPI2主机模式和从机模式下的数据流控制34020.5.7.1GP-SPI2功能块图34120.5.7.2主机模式下的数据流控制34220.5.7.3从机模式下的数据流控制34220.5.8GP-SPI2主机模式34320.5.8.1主机模式状态机34320.5.8.2状态控制和位模式控制寄存器34620.5.8.3主机全双工通信（仅支持1-bit模式）34920.5.8.4主机半双工通信（支持1/2/4-bit模式）35020.5.8.5DMA控制的分段配置传输35120.5.9GP-SPI2从机模式35420.5.9.1可配置的通信格式35520.5.9.2半双工通信支持的CMD值35620.5.9.3从机单次传输和从机连读传输35820.5.9.4配置从机单次传输模式35820.5.9.5配置半双工模式下从机连续传输35920.5.9.6配置全双工模式下从机连续传输359 20.6CS建立时间和保持时间控制360 20.7GP-SPI2时钟控制36120.7.1时钟相位和极性36120.7.2主机模式下的时钟控制36320.7.3从机模式下的时钟控制363 20.8GP-SPI2时序补偿363 20.9中断363 20.10寄存器列表366 20.11寄存器36721I2C主机控制器(I2C)393 21.1概述393 21.2主要特性393 21.3I2C架构394 21.4功能描述39621.4.1时钟配置39621.4.2滤除SCL和SDA噪声39621.4.3SCL空闲时产生SCL脉冲39621.4.4同步39621.4.5漏级开路输出39721.4.6时序参数配置39821.4.7超时控制39921.4.8指令配置39921.4.9TX/RX RAM数据存储40021.4.10数据转换40121.4.11寻址模式40121.4.12启动控制器401 21.5编程示例40221.5.1I2C主机写入从机，7位寻址，单次命令序列40221.5.1.1场景介绍40221.5.1.2配置示例40221.5.2I2C主机写入从机，10位寻址，单次命令序列40421.5.2.1场景介绍40421.5.2.2配置示例40521.5.3I2C主机写入从机，7位双地址寻址，单次命令序列40521.5.3.1场景介绍40621.5.3.2配置示例40621.5.4I2C主机写入从机，7位寻址，多次命令序列40721.5.4.1场景介绍40721.5.4.2配置示例40821.5.5I2C主机读取从机，7位寻址，单次命令序列40921.5.5.1场景介绍40921.5.5.2配置示例41021.5.6I2C主机读取从机，10位寻址，单次命令序列41021.5.6.1场景介绍41121.5.6.2配置示例41121.5.7I2C主机读取从机，7位双寻址，单次命令序列41221.5.7.1场景介绍41321.5.7.2配置示例41321.5.8I2C主机读取从机，7位寻址，多次命令序列41421.5.8.1场景介绍41521.5.8.2配置示例416 21.6中断417 21.7寄存器列表419 21.8寄存器42122LED PWM控制器(LEDC)438 22.1概述438 22.2特性438 22.3功能描述43922.3.1架构43922.3.2定时器43922.3.2.1时钟源43922.3.2.2时钟分频器配置44022.3.2.314位计数器44022.3.3PWM生成器44122.3.4占空比渐变44222.3.5中断443 22.4寄存器列表444 22.5寄存器44623片上传感器与模拟信号处理453 23.1概述453 23.2SAR ADC45323.2.1概述45323.2.2特性45323.2.3功能描述45323.2.3.1输入信号45423.2.3.2ADC转换和衰减45523.2.3.3DIG ADC控制器45523.2.3.4DIG ADC时钟45623.2.3.5DIG ADC FSM45623.2.3.6ADC滤波器45823.2.3.7阈值监控459 23.3温度传感器45923.3.1概述45923.3.2特性45923.3.3功能描述459 23.4中断460 23.5寄存器列表460 23.6寄存器46124相关文档和资源471词汇列表472外设相关词汇472寄存器相关缩写472寄存器的访问类型473如何配置寄存器的保留域475概述475如何配置保留域475中断配置寄存器476修订历史477表格1-1CPU地址分布20 1-3中断ID与异常向量地址31 1-5NAPOT编码的maddress38 2-1配置寄存器与外设选择关系表45 2-2链表描述符参数对齐要求50 3-1内部存储器地址映射75 3-2外部存储器地址映射76 3-3模块/外设地址空间映射表78 4-1BLOCK0参数81 4-2BLOCK1-3参数82 4-3用户读取寄存器信息85 4-4VDDQ默认时序参数配置86 5-1IO MUX Light-sleep管脚功能控制寄存器115 5-2GPIO交换矩阵外设信号117 5-3IO MUX管脚功能122 5-4IO MUX管脚的模拟功能123 6-1复位源137 6-2CPU_CLK时钟源选择139 6-3CPU_CLK时钟频率139 6-4外设时钟140 6-5APB_CLK时钟141 6-6CRYPTO_CLK时钟141 6-7MSPI_CLK时钟141 7-1管脚默认上拉/下拉144 7-2系统启动模式144 7-3ROM代码日志打印控制146 8-1CPU外部中断配置寄存器、外部中断状态寄存器、外部中断源149 9-1低功耗时钟163 9-2RTC定时器的触发条件163 9-3预设功耗模式167 9-4唤醒源168 9-5拒绝睡眠168 10-1UNIT n配置控制位201 10-2报警触发条件202 10-3同步操作202 11-1可逆计数器向上计数时的报警触发场景219 11-2可逆计数器向下计数时的报警触发场景219 12-1超时动作236 13-1内存功耗控制位241 13-2外设时钟门控与复位控制位242 15-1ECC硬件加速器内存块263 15-2ECC加速器密钥长度模式控制264 15-3ECC硬件加速器工作模式控制26416-1工作模式选择271 16-2运算标准选择272 16-3不同运算标准信息摘要的寄存器占用情况275 17-1根据Key AKey B生成的Key值281 17-2目标空间与寄存器堆的映射关系282 19-1UART n同步寄存器303 19-2UART n静态寄存器305 20-2GP-SPI2支持的数据模式331 20-3FSPI总线信号功能描述332 20-4各种SPI模式下使用到的信号333 20-5GP-SPI主机模式和从机模式下的数据位控制335 20-6主机模式和从机模式下支持的传输方式336 20-7GP-SPI2从机模式下数据传输中断触发条件340 20-81/2/4-bit模式下状态控制寄存器346 20-9命令值的发送顺序348 20-10地址值的发送顺序348 20-11CONF阶段BM位图353 20-12传输事务i中CONF buffer i配置示例354 20-13BM位图与待更新的寄存器354 20-14GP-SPI2从机SPI模式支持的CMD值357 20-15QPI模式支持的CMD值358 20-16主机模式下的时钟相位和极性配置363 20-17从机模式下的时钟相位和极性配置363 20-18GP-SPI2主机模式下用到的中断365 20-19GP-SPI2从机模式下用到的中断365 21-1需同步的I2C寄存器396 22-1常用配置频率及精度441 23-1SAR ADC的信号输入455 23-2温度传感器的温度偏移460 24-4ENA/RAW/ST寄存器的配置476插图1-1CPU框图19 1-2调试系统架构34 2-1具有GDMA功能的模块和GDMA通道44 2-2GDMA引擎的架构45 2-3链表结构图46 2-4链表关系图48 3-1系统结构与地址映射结构74 3-2Cache系统结构77 4-1移位寄存器电路图（前32字节）83 4-2移位寄存器电路图（后12字节）83 5-1IO MUX和GPIO交换矩阵框图109 5-2焊盘内部结构110 5-3GPIO输入经APB时钟上升沿或下降沿同步111 5-4GPIO输入信号滤波时序图112 6-1四种复位类型136 6-2系统时钟138 7-1芯片启动流程145 8-1中断矩阵结构图147 9-1低功耗管理原理图161 9-2电源管理单元的主要工作流程162 9-3RTC_SLOW_CLOCK和RTC_FAST_CLOCK163 9-4数字系统调压器164 9-5低功耗调压器165 9-6欠压检测器165 9-7欠压处理166 10-1系统定时器结构图199 10-2系统定时器生成报警200 11-1定时器组概览217 11-2定时器组架构218 12-1看门狗定时器概览234 12-2ESP8684的数字看门狗定时器235 12-3SWD控制器结构238 17-1片外存储器加解密结构280 18-1噪声源289 19-1UART架构概况292 19-2UART基本架构图292 19-3UART共享RAM图294 19-4UART控制器分频296 19-5UART信号下降沿较差时序图297 19-6UART数据帧结构297 19-7AT_CMD字符格式298 19-8RS485模式驱动控制结构图299 19-9SIR模式编解码时序图30019-10IrDA编解码结构图300 19-11硬件流控图301 19-12硬件流控信号连接图301 19-13UART编程流程306 20-1SPI模块概览331 20-2CPU控制的传输中使用的数据Buffer336 20-3GP-SPI2功能块图341 20-4GP-SPI2主机模式下的数据流控制342 20-5GP-SPI2从机模式下的数据流控制342 20-6GP-SPI2主机模式状态机345 20-7GP-SPI2主机使用全双工模式与SPI从机通信框图349 20-84-bit模式下GP-SPI2与Flash以及外部RAM的连接方式351 20-9GP-SPI2发送到Flash的SPI Quad I/O命令序列351 20-10主机模式下DMA控制的分段配置传输352 20-11GP-SPI2访问外部RAM时推荐的CS时序配置360 20-12GP-SPI2访问Flash时推荐的CS时序配置361 20-13SPI时钟模式0和时钟模式2362 20-14SPI时钟模式1和时钟模式3362 21-1I2C主机基本架构394 21-2I2C协议时序（引自The I2C-bus specification Version2.1Fig.31）395 21-3I2C时序参数（引自The I2C-bus specification Version2.1Table5）395 21-4I2C时序图398 21-5I2C命令寄存器结构399 21-6I2C主机写7位寻址的从机402 21-7I2C主机写10位寻址的从机404 21-8I2C主机写7位双地址寻址从机406 21-9I2C主机分段写7位寻址的从机407 21-10I2C主机读7位寻址的从机409 21-11I2C主机读10位寻址的从机411 21-12I2C主机从7位寻址从机的M地址读取N个数据413 21-13I2C主机分段读7位寻址的从机415 22-1LED PWM控制器架构438 22-2定时器和PWM生成器功能块439 22-3LEDC_CLK_DIV非整数时的分频440 22-4LED PWM输出信号图442 22-5输出信号占空比渐变图443 23-1SAR ADC的功能概况454 23-2DIG ADC FSM概况456 23-3APB_SARADC_SAR_PATT_TAB1_REG与样式0-3457 23-4APB_SARADC_SAR_PATT_TAB2_REG与样式4-7457 23-5样式表中的样式结构457 23-6cmd0配置示例458 23-7cmd1配置示例4581ESPRISCV CPU1.1概述ESP-RISC-V CPU是基于RISC-V ISA的32位内核，包括基本整数(I)，乘法/除法(M)和压缩(C)标准扩展。
华南农业大学DSP原理及应用考试简答题
华南农业⼤学DSP原理及应⽤考试简答题DSP原理及应⽤期中考试复习华南农业⼤学 10电信1班1.DSP芯⽚的结构特点有哪些，如何分类？特点：1、改进型的哈佛结构2、采⽤多总线结构3、采⽤流⽔线技术4、配有专⽤的硬件乘法-累加器5、具有特殊的DSP指令6、快速的指令周期7、硬件配置强8、⽀持多处理器结构9、省电管理和低功耗分类：1、按基础特性分类2、按⽤途分类3、按数据格式分类2.简述TI公司C2000/C5000/C6000系列DSP的特点及主要⽤途。
答：C2000系列是⼀个控制器系列，除了有⼀个DSP核以外，还有⼤量的外设资源，如A/D、定时器、各种串⼝（同步或异步）、WATCHDOG、CAN总线、PWM发⽣器、数字IO脚等等。
2000系列主要⽤于⼯业控制领域。
5000和6000系列主要偏重于视频图像处理。
C5000系列主要分为C54xx和C55xx两个系列。
两个系列在执⾏代码级是兼容的，但他们的汇编指令系统却不同。
C5000特别适⽤于⼿持通讯产品，如⼿机、PDA、GPS等。
TI的TMS320C6000是基于超长指令字（VLIW）结构的通⽤DSP系列。
该结构包括定点的C62x、浮点的C67x和新的C64x。
相对C5000性能更⾼、速度更快。
该平台的处理和低功耗功能⾮常适合于影像/视频、通信和宽带基础设施、⼯业、医疗、测试和测量、⾼端计算和⾼性能⾳频等应⽤。
3.设计DSP应⽤系统时，选择DSP芯⽚的依据是什么？它的运算指标主要有哪些？依据：1、DSP芯⽚的运算速度2、DSP芯⽚的价格3、DSP芯⽚的运算精度4、DSP芯⽚的硬件资源5、DSP芯⽚的开发⼯具6、DSP芯⽚的功耗7、其他因素，封装形式、质量标准、供货情况、⽣命周期等运算指标：1、指令周期2、MAC时间3、FFT执⾏时间4、MIPS5、MOPS6、MFLOPS7、BOPS4.试述TSM320C54X芯⽚在提⾼芯⽚运算速度⽅⾯采⽤了哪些措施？1、针对DSP运算多采⽤乘加运算的特点，⼤多采⽤了单个指令周期实现乘加运算的处理技术2、单周期实现多个运算单元并⾏处理3、各种数据搬运的⼯作可交由DMA处理，⽆需CPU⼲涉4、提供针对⾼级数学运算（指数、开⽅、FFT等）的库函数5. TSM320C54X芯⽚的总线有哪些？它们各⾃的作⽤和区别是什么？答：C54XDSP⽚内有8条16位总线，即4条程序/数据总线和4条地址总线。
第2章 AT89S52单片机的片内硬件结构(2)存储器结构
pop
A
pop
B
pop
PSW
这样的指令顺序对不对？
30
2．寄存器B
为执行乘法和除法而设。
在不执行乘、除法操作的情况下，可把它当作一个 普通寄存器来使用。
乘数 A × 乘数 B
高8位 B 低8位 A
商 A 余数 B 除数 B 被除数 A
31
4. 数据指针DPTR0和DPTR1
双数据指针寄存器，便于访问数据存储器。 DPTR数据指针是唯一一个既可以当16位寄存器来用，
MOV 21H，ACC ；21H为字节地址
MOV 21H，P1.2 ；21H为位地址
17
２.数据存储器空间
AT89S52与AT89S51 片内数据存储器相比 ，片内数据存储器增 加了128B，对应的字 节地址为80H～FFH 。
这高128B的RAM单元 地址与特殊功能寄存 器区的字节地址重合 ，但它们是两个不同 的物理区域。
② 主要功能：保护断点和保护现场，为程序的正确返 回作准备。
③ 堆栈保护内容：累加器ACC，工作寄存器内容，寄 存器B，程序状态字PSW等。
27
④ 设立目的：为子程序调用和中断操作设立。 ⑤ 区域范围：由用户自己设置，通常设在30H-7FH的范围
内， SP值改置为60H 。 注意，设为堆栈的区域不能再用作普通RAM区。 单片机复位后，（SP）=07H，所以，必须在初始化时改变
18
２.数据存储器空间
对这两个具有相同地址区
域进行访问时，是由不同
的指令寻址方式（将在指
令系统一章中介绍）来区
分，对地址为80H～FFH
的RAM区，只能采用间
接寻址方式访问，而对地
址为80H～FFH的特殊功
龙芯 2K1000 处理器 用户手册说明书
龙芯2K1000处理器用户手册V1.22020年4月龙芯中科技术有限公司版权声明本文档版权归龙芯中科技术有限公司所有，并保留一切权利。
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龙芯中科技术有限公司Loongson Technology Corporation Limited地址：北京市海淀区中关村环保科技示范园龙芯产业园2号楼Building No.2, Loongson Industrial Park, Zhongguancun Environmental Protection Park电话(Tel)：************传真(Fax)：************阅读指南《龙芯2K1000处理器用户手册》主要介绍龙芯2K1000架构与寄存器描述，对芯片系统架构、主要模块的功能与配置、寄存器列表及位域进行详细说明。
关于龙芯2K1000处理器所集成的LS264高性能处理器核的相关资料，请参阅《龙芯GS264处理器核用户手册》。
修订历史文档更新记录文档名：龙芯2K1000处理器用户手册版本号：V1.2创建人：芯片研发部创建日期：2020-4更新历史序号. 更新日期版本号更新内容1 2017-7 V1.0 第一版2 2018-8 V1.1 1.修改DVO09-12引脚与UART2的复用关系2.增加hpet_int_mode寄存器，LIO iopf_en寄存器设置为保留3.增加温度传感器的章节4.增加hpet1_int、hpet2_int、vpu_int和cam_int5.增加intpol相关内容，增加intpol和intedge可读属性6.更新LIO读写时序7.列举已验证NAND型号8.列举已验证SDIO型号进行说明9.增加VPU解码器10.增加CAMERA接口控制器11.其他细节的改动3 2020-4 V1.2 1.第一章概述增加温度传感器说明2. 1.2.5节将DVO解释为通用并行显示接口3. 1.2.22节增加CAN总线描述内容4.表2-28中SDIO_DATA与GPIO复用关系修复5.修改5.2节关于uart0/1/2_enable的说明6.修复表9-2中Intpol_0/1关于中断极性描述手册信息反馈: *******************也可通过问题反馈网站/向我司提交芯片产品使用过程中的问题，并获取技术支持。
第9章DMA控制器
S2状态：
在 S2 状 态 ， 8237A 向 外 围 设 备 发 出 DMA 响 应 信 号 DACK，通知外设，数据传送即将开始。
S3状态:
在S3状态，8237A发出读命令：如果是DMA读操作， 则发出存储器读命令MEMR；如果是DMA写操作，则发 出I/O读命令IOR。该命令将持续到S4 结束。 压缩读方式：取消S3状态，读信号和写信号同时在S4 产生，适合高速电路。
第9章 DMA控制器
9.1 DMA控制器概要
一个DMA控制器通常可连接一个或几个输入/输出接口， 每个接口通过一组连线和DMA控制器相连。
通道：将DMA控制器中和某个接口有联系的部分称为一 个通道，一个DMA控制器一般由几个通道组成。 DMA控制器内不包含控制寄存器、地址寄存器和字节计 数器。当DMA控制器包含多个通道时，控制寄存器和状态 寄存器为多个通道所公有，但地址寄存器和计数器则为每 个通道独立配备。
9.2.3 8237A的工作周期
8237A有两种工作周期：空闲周期和有效周期。 （1）空闲周期（ 8237A作为从模块） 当所有的通道都没有DMA请求时，8237A处于空闲周期， 此时，8237A始终执行Si状态。在每个Si状态都采样通道请 求线DREQ，如果没有请求，则继续进入Si状态。 在Si状态8237A作为受CPU控制的一个接口芯片，CPU 可对它编程，或读取其状态。 8237A在Si状态下持续监测片选CS，只要它变为有效， 则认为CPU要对它进行读 /写操作。
（3） 请求传送方式
这种方式和块传输方式类似，只是每传输一个字节后， 8237A都对DREQ端进行检测，如果DREQ有效，则继续传 输下一字节；如果 DREQ无效，则马上暂停传输，退出 DMA。在这种传送方式停止时，8237A释放总线，CPU可 继续工作，其地址和字节数的中间值保存在相应通道的现 行地址和字节数寄存器中，只要外设的DREQ再次有效， 就可以继续传送下去。直到计数结束或外部输入EOP信号， 才停止传输。
3、存储器
3.2.2 内存的性能指标
内存储器的性能是衡量计算机性能的主要指标之一。
⑴、存储容量
存储容量是指存储器有多少个存储单元，计算容量 时常用字节（ Byte，8个二进制位，例：11000011b ）作 单位。 常用的单位： 千字节 KB （1024 Byte ）
存取时间（ns） 最高频率（ MHz ） 额定可用频率（MHz）
15
66
60
12
83
75
10
100
83
8
125
112
7
143
133
③、ECC校验
ECC校验是PC100所要求的。
④、SPD
SPD（Serial Presence Detect 串行存在探测），是 SDRAM内存条的新规范。内存条制造商将该内存条所使 用的芯片基本信息预先写入SPD内，计算机系统可以通 过SPD知道该内存条的基本信息，正确地识别，从而确 定使用正确的方法来驱动它。
①、CAS等待时间（列选通等待时间） 当一个读命令发出时至数据在输出端可以提供的时延，
这个值一般是2或者是3个时钟周期，它决定了内存的性 能，对内存系统的工作速度有很大的影响。
②、额定可用频率 了解内存的额定可用频率，一个简单易行的方法是把生产厂
商给定的最高频率下调一些，这样的值称额定可用频率GUF。 存取时间与额定可用频率的关系
任何存储芯片的容量总是有限的，要组成实际的存储 器，就要用多个芯片进行组合，以满足所需的存储容量。
组合包括位扩、字扩和字位扩。
⑴ 存储器容量的位扩展 存储器容量的位扩展就是对存储器的位数进行扩展。 位扩展的方法是：将每个存储芯片的地址线和控制线全
《微机接口技术》期末考试复习题及参考答案
《微机接⼝技术》期末考试复习题及参考答案微机接⼝技术复习题（课程代码 252267）⼀、选择题1、接⼝的基本功能是（）。
A、输⼊缓冲B、输出锁存C、输⼊缓冲，输出锁存D、编址使⽤2、8086系统中优先级最⾼的中断是（）中断。
A、除法除以0B、指令C、⾮屏蔽D、断点3、8255⼯作在⽅式0时，具有（）功能。
A、查询输⼊/输出B、输⼊缓冲、输出锁存C、⽆条件输⼊/输出D、双向数据传送4、PC/XT总线的地址信号和数据信号是（）的。
A、分时复⽤B、分开传送C、混杂⼀起D、不需地址5、8086⾮屏蔽中断的类型码是（）。
A、00HB、02HC、08HD、不定6、DMA⼯作⽅式时，总线上的各种信号是由（）发送的。
A、中断控制器B、CPUC、存储器D、DX寄存器8、查询输⼊/输出⽅式下，外设状态线要经过（）与微机相连。
A、锁存器B、译码器C、缓冲器D、放⼤器9、8253⼯作在BCD码计数据器时，若初值为100，则应写为（）。
A、100HB、64HC、100D、010010、PC机的串⾏通信接⼝COM1地址为（）。
A、3F8H-3FFHB、2F8H-2FFHC、378H-37FHD、20H-21H11、中断⾃动结束⽅式是⾃动将8256A（）相应位清零。
A、ISRB、IMRC、IRRD、ICW12、⼀个I/O地址称为⼀个（）。
A、接⼝B、端⼝C、外设D、芯⽚13、输⼊/输出指的是主机与（）交换数据。
A、存储器B、外设C、键盘D、可屏蔽中断管理器15、可屏蔽中断管理器8259所管理的是（）。
A、指令中断B、⾮屏蔽中断C、可屏蔽中断D、单步中断16、8086系列微机的中断类型码越⼤，则优先级（）。
A、越⾼B、越低C、相同D、不定17、可编程接⼝芯⽚在使⽤前对它（），称为编程。
A、写操作数B、写控制字C、编接⼝地址D、设计控制电路18、在定时器/计数器8253的输出端可产⽣（）波形。
A、三⾓波B、正弦波C、⽅波D、斜波19、对逐次逼近式A/D转换器，起动⼀次转换读⼊多次数字量，则读⼊的数字量（）。