深亚微米SOC设计的去耦电容优化方法学

深亚微米SOC设计的去耦电容优化方法学

韦素芬1梁宇2

（1.集美大学信息工程学院，福建厦门 361021；

2.飞思卡尔半导体苏州设计中心，江苏苏州 215011）

【摘 要】随着集成电路工艺尺寸进入超深亚微米数量级，电源电压相应降低，而时钟频率却不断提高，电源网格中的动态电流变化率越来越大，使得动态电源压降（IR Drop）的问题更突出。在这种工艺按比例缩小的趋势下，去耦电容（decap 电容）在电源网格中的合理布局的作用日益明显：以优化的方式放置decap电容来有效地减小电源噪声。文章介绍基于动态电源压降分析的VSDG和SOC-Encounter相结合的去耦电容优化方法学。

【关键词】去耦电容；电源电压降；电源噪声；电源网格

【中图分类号】TP331 【文献标识码】B 【文章编号】1008-1151(2010)01-0047-03

（一）去耦电容减小电源噪声的原理

在集成电路中，由于互连线电阻的存在，流过电源网络

的电流会造成电源压降(IR Drop)。电压降的大小取决于从供

电管脚到逻辑单元之间电源线上的等效阻抗以及流经电源线

的电流的大小。图1示意在供电管脚和电路负载之间的电源

网络中插入去耦电容，使其成为局部吸附电荷的电荷井，分

流了部分电流。电流减小了，IR Drop效应也相应减小。去耦

电容不但能吸附电荷，而且当该区域的电源电压降低到了影

响电路功能的程度时，去耦电容还能够释放电荷，部分地抵

消电压降低对逻辑单元的影响。也就是说：在电源网格中的

去耦电容是一个电荷的蓄水池。同时，对于给高频动态电路

供电的电源网格系统，去耦电容还能减小该电源线上的阻抗。

图1 去耦电容的作用

庞大的芯片电源供电网络是芯片最大的噪声源之一。因

为电源压降不但破坏动态信号的传输斜率——使之变得更

差；还会造成电路的时序延迟和逻辑错误。电源噪声的大小

与最大的电流改变率i∂t∂成正比。动态电路中，时钟频率

越快，则电流的改变率越大，导致电源网络上的噪声也加大。

在IC设计中，VSDG用于计算最大电流变化率和动态电源压降，

将分析结果反馈给SOC-Encounter，对decap的大小、位置进

行优化。

（二）SOC-Encounter基于设计规则的去耦电容

插入法

SOC-Encounter内置的基于设计规则的去耦电容插入法

是整个decap优化流程的第一步。这种方法主要是在转换频

率高的门电路附近区域的电源网络上插入去耦电容，例如时

钟和总线信号的门电路周围。而这里的转换频率高的信号是

由工程师由文本文件描述定义的。SOC-Encounter还能对电源

压降进行简化模型地分析，生成电源压降分布图。基于设计

规则decap插入法还可以基于这种简化分析的结果在高电流

密度的区域补充decap。

图2 高电流密度的区域需要增加补充decap

（三）SOC-Encounter基于VSDG ECO文件的去

耦电容插入法

SOC-Encounter基于ECO文件的decap插入法不是用

Encounter内置的简化分析，而是由动态电源电压和功耗分析

工具VSDG来进行电压降的分析。因为VSDG采用更准确的标

准单元功耗库，在分析电源压降的效应时会结合VCD等描述

芯片在一定时间内功能变化的文件来进行动态下IR Drop的

分析，从而得出芯片中哪些区域电源网络上的电流改变率过

大、电源压降太严重，以生成相应的ECO文件反馈给

SOC-Encounter。ECO文件将给出decap的大小和插入的具体

坐标，从而指导SOC-Encounter在该区域放置decap电容。

动态分析的优点就是能够准确计算出芯片在特定转换频

率高的模式下IR Drop尖峰值的大小，相比静态分析IR Drop

的平均值来说，动态分析结果是更准确的。基于动态电源压

降的decap的优化能减小IR Drop尖峰值对功能和时序的影

响。下面详细说明VSDG如何生成ECO文件，并结合

SOC-Encounter进行优化的具体流程。

1.自动的decap优化

VSDG的自动decap优化基于“dr”（decap require）原

理。VSDG把整个芯片划分为若干小的窗口，逐个在每个小窗

口中进行分析，然后将所有的优化要求汇总到一个的ECO文

件中。VSDG生成的ECO文件必须包含以下两种命令： 【收稿日期】2009-10-06

【作者简介】韦素芬，集美大学信息工程学院教师，硕士，研究方向为超大规模集成电路物理集成方法学；梁宇，飞思卡尔半导体苏州设计中心无线移动部门物理设计集成部资深经理，博士，研究方向为超大规模集成电路物理集成方法学。

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（1）addDeCapCellCandidates ——列出去耦电容候选cell 的类型，及每种cell 对应的电容是多少fF。

（2）addDeCap –totCap -area x1 y1 x2 y2——说明要插入电容区域的坐标和电容值需求要多大。SOC-Encounter 会自动在命令(1)所提供的候选decap cell 中选择电容值大小合适的进行放置。

VSDG 与SOC-Encounter 相结合的自动的decap 优化的具体步骤为：

步骤一：在SOC-Encounter 中用命令删除所有的不含电容的core-filler cell 来为decap 的插入留出位置。除了删除core-filler 外，还要删除原有的以随机方式插入的并非通过计算得出的，作用只是用来填补缝隙的decap。但是对于具强制属性的去耦电容，就是通过设计规则插入法放置的有特定功能的、在时钟信号和总线信号周围的decap cells，我们不应该删除。SOC-Encounter 存出新的DEF 文件送给VSDG 进行分析。

步骤二：VSDG 设置约束电压，约束电压通常设为95%的标准电源电压，即：5% 是IR Drop 的最大值。设置工作模式为“dr”分析模式；设置分析窗口的大小；加载动态时序约束文件（例如VCD 文件），然后进行动态的IR Drop 的分析，生成ECO 文件。

步骤三：SOC-Encounter 用ECO 文件自动插入decap cell。存出已插入decap 的DEF 文件再次送给VSDG 进行第二次的动态电压降分析。

步骤四：但是因为VSDG 无法对门电路的物理位置进行分析，因此很有可能在某分析窗口内（例如：200微米×200微米），第一次的ECO 文件需要总共12pF 的去耦电容，而由于物理位置的限制，SOC-Encounter 只能放入8pF 的去耦电容。所以VSDG 在第二次分析后会发现该窗口仍超出电压降约束。这时在VSDG 中用命令Load State “loadstate VDD_25C_dynamic_1”稍微加大分析窗口的大小（例如增大到300微米×300微米），重新生成第二个步进的ECO 文件，在大窗口（300微米×300微米）的其他可利用的位置插入剩余所需的4pF 去耦电容。

步骤五：用第二个ECO 文件在SOC-Encounter 中进行步进式decap 插入。

步骤六：插入与分析的迭代，直到电源压降满足约束。

图3 自动decap 优化流程

2.人工干预的手工decap 优化

人工干预的手工decap 优化也是基于“dr”（decap require）原理。但是与自动优化相反，人工干预的优化方式是在布局和时钟树生成完毕后，首先在core area 里插满不含电容的core filler cell 。将对应的DEF 文件送到stand-alone 模式下的VSDG 做动态电压降分析。在IR Drop 过于严重的地方以人工替换的方式将一般的core filler cell 替换成decap cell，在VSDG 里进行“What if”的分析，看替换是否有效。具体的手动优化步骤为：

步骤一：在SOC-Encounter 中删除原有的以随机方式插

入的并非通过计算得出的，作用只是用来填补缝隙的decap。但是仍保留那些通过设计规则插入法放置的，有特定功能的放在时钟信号、总线信号周围的decap cell。之后在整个core area 的所有缝隙内重新插入不带电容的core filler cell。SOC-Encounter 存出DEF 文件送给VSDG 进行分析。

步骤二：VSDG 设置约束电压，“dr”模式，和动态的时序约束（例如VCD 文件），然后进行动态的IR Drop 的分析。

步骤三：在VSDG 中，在超过电源压降约束范围的电源网格区域采取手工的方式将core filler cell 与decap cell 进行替换，再在VSDG 中进行“What if”的分析。具体过程为：当步骤二结束后，开启Vstorm2的界面进入“Exploration Mode”，并选择 “dr”分析。用鼠标选中需要加decap 的区域，在VSDG 中用命令“changecell” 将该区域中的core filler cell 替换成为decap。命令“changecell”的用法为：

（1）changecell original_cell_name new_cell_name

（2）changecell file filename

这种替换是基于人工判断的尝试过程，是在VSDG 中的“虚拟”替换。完成替换后，仍在VSDG“Exploration Mode”下进行步进式的电源压降的分析来检查这些“虚拟”替换的作用和影响。若仍有部分区域超出电压降约束，就继续手工的“虚拟”替换和步进式的电源压降的分析，直到满足约束。

步骤四：将有效的“changecell”的命令写到ECO 文件中送给SOC-Encounter 做真正物理上的core filler 与decap 的替换，写出新的DEF。

步骤五：用VSDG 在新的DEF 文件的条件下进行全局的动

态电源电压将的分析。

图4 手工替换的decap 优化流程

3.decap 的ECO 方法小结

自动decap 优化的ECO 文件是由VSDG 经过分析得出的，分析准确性高。但是在VSDG 和SOC-Encounter 两个工具间迭代交互过程的时间相对长，比较麻烦。而手工替换decap 的优化方式分析的准确性相对差一些，但是因为在VSDG 中都是进行虚拟替换，与SOC-Encounter 的数据交互次数比较少，相对简单。在设计实践中，我们通常结合使用这两种优化方式：芯片完成布局和时钟树生成后，在进行第一次的去耦电容的优化时建议采用自动的decap 优化流程，以修复大面积的不满足电源压降约束的区域。随后，在很小的局部的物理位置，采用手工替换decap 的优化方式，替换后进行全局分析。

（四）去耦电容放置优化的流程总结

1.在芯片完成全局逻辑单元的布局和时钟树的生成，并在该阶段时序收敛后，要进行第一步的基于设计规则的decap 插入：在时钟信号和总线信号逻辑单元附近的电源网格插入decap。

2.之后不再使用“传统”的随机物理位置填缝的方式插入decap。而是基于VSDG 动态电源压降分析，自动生成ECO 文件的自动decap 优化流程。SOC-Encounter 将基于生成的ECO 文件在芯片全局的电源网格进行decap 的优化放置。