数电第2次讨论课习题参考解答

数电第2次讨论课提纲
组合逻辑电路 和
可编程器件
一、组合逻辑电路
1、组合逻辑电路的输出取决于（ ）。 A 当时的输入信号 B 原来的输出信号 C当时的输入信号和原来的输出信号
2、组合逻辑电路 （ ）。 A 有记忆功能 B 无记忆功能 C有时有记忆功能,有时没有 D有无记忆功能要根据电路确定
3、引起组合逻辑电路中竟争与冒险的原因是( )。 A逻辑关系错 B干扰信号 C电路延时 D电源不稳定
3、随着EDA技术的不断完善与成熟，( 更多的被应用于Verilog HDL设计当中。
A. 自顶向下 B. 电路图 C. 自底向上 D.以上均可
)设计方法
4、基于EDA技术的现代电子系统设计流程为：原 理图/HDL文本输入→功能仿真→( 逻辑综合 )→布 局布线→( 时序仿真)→编程下载→硬件测试。
6、LUT实现的逻辑函数如图所示。试写出图示函数 的最简或非-或非表达式。并画出用八选一数据选择 器74HC151和译码器74HC138实现该函数的逻辑图。
6、LUT实现的逻辑函数如图所示。试写出图示函数 的最简或非-或非表达式。并画出用八选一数据选择 器74HC151和译码器74HC138实现该函数的逻辑图。
7、什么是算术运算电路？基本的算术运算电路是什么 电路？下图分别是什么逻辑符号？分别说明其输入输 出信号和逻辑功能。
半加器：
A
S
输入信号：两个加数
输出信号：和数、进位数
B
C
CO
逻辑功能：实现只考虑加数本身而不考
虑低位进位的加法运算
全加器：
输入信号：被加数、加数、低位进位数
Ai
Si
输出信号：本位和数、向高位的进位数
4、什么是数值比较器？以设计1位数值比较器为例， 说明数值比较器的输入输出信号和逻辑功能。
数值比较器：对两个1位数字进行比较（A、B），以判断其大小的 逻辑电路。比较结果有A>B,A<B,A=B三种情况。 一位数值比较器： 输入信号：一位二进制数A、B 输出信号：FA>B=1 表示A>B
FA<B=1 表示A<B FA=B=1 表示A=B
5、电路如下图所示，74×85为四位数码比较器，试
说明电路输出F1，F2，F3的功能。
A3 A2 A1 A0 B3 B2 B1 B0
C3 C2 C1 C0
A3 A2 A1 A0 B3 B2 B1 B0
A3 A2 A1 A0 B3 B2 B1 B0
0
IA＞B
0
IA＞B
0
IA＜B
7485
0
IA＜B
7485
if (A>B) AGTB <=1 else if ((A<B) ALTB <=1 else AEQB; endmodule
7、下面是对两个8位无符号二进制数的大小进行比较 的程序，该程序正确吗？
Bi
逻辑功能：实现进行被加数、加数和来
Ci
CI CO
Co
自低位的进位信号相加，并根据求和结 果给出该位的进位信号的加法运算。
7、什么是算术运算电路？基本的算术运算电路是什么 电路？下图分别是什么逻辑符号？分别说明其输入输 出信号和逻辑功能。
8、列出全加器的真值表，说明其逻辑功能。画出用半 加器、八选一数据选择器74HC151和译码器74HC138实 现的逻辑图。
assign Y[6] = ~( En & A[2] & A[1] & ~A[0] );
assign Y[7] = ~( En & A[2] & A[1] & A[0] );
endmodule
7、下面是对两个8位无符号二进制数的大小进行比较 的程序，该程序正确吗？
module comparator (AGTB, AEQB, ALTB, A, B); output AGTB, AEQB, ALTB; input [7:0] A, B; always
5、下列Verilog HDL程序所描述电路是什么门电 路？试用逻辑符号和真值表描述它的逻辑功能。
module TRI (EN, IN, OUT);
三态门
input IN, EN;
output OUT;
assign OUT = EN ? IN : 1’bZ;
endmodule
6、下列Verilog HDL程序所描述的是一个什么逻辑
电路？试用逻辑符号和真值表描述它的逻辑功能。
module Dataflow( A, En, Y);
input [2:0] A;
input En; output [7:0]Y;
3-8线译码器
assign Y[0] = ~( En & ~A[2] & ~A[1] & ~A[0] );
assign Y[1] = ~( En & ~A[2] & ~A[1] & A[0] );
8、列出全加器的真值表，说明其逻辑功能。画出用半 加器、八选一数据选择器74HC151和译码器74HC138实 现的逻辑图。
8、列出全加器的真值表，说明其逻辑功能。画出用半 加器、八选一数据选择器74HC151和译码器74HC138实 现的逻辑图。
9、多位加法器是怎么构成的？说明74HC283加法器的 输入输出信号和逻辑功能。画出用74283构成的将 8421BCD码转换为余3码的码制转换电路 。
A3 A2 A1 A0 B3 B2 B1 B0
CO
74283
C–1
S3 S2 S1 S0
9、多位加法器是怎么构成的？说明74HC283加法器的 输入输出信号和逻辑功能。画出用74283构成的将 8421BCD码转换为余3码的码制转换电路 。
10、A、B均为4位二进制数，试用一片4位加法器 74HC283实现Y=4A+B。
assign Y[2] = ~( En & ~A[2] & A[1] & ~A[0] );
assign Y[3] = ~( En & ~A[2] & A[1] & A[0] );
assign Y[4] = ~( En & A[2] & ~A[1] & ~A[0] );
assign Y[5] = ~( En & A[2] & ~A[1] & A[0] );
A B
C
00
01
0
来自百度文库
10
1
01
0F
10
1
01
0
10
1
01
D0 D1
D2
Y
D3
D4 74HC151
D5
D6
Y
D7
E S2 S1 S0
E3
Y0
E2
Y1
E1
Y2
74HC138 Y3
Y4
A0
Y5
A1
Y6
A2
Y7
6、LUT实现的逻辑函数如图所示。试写出图示函数 的最简或非-或非表达式。并画出用八选一数据选择 器74HC151和译码器74HC138实现该函数的逻辑图。
（提示：二进制数每乘一次2，向左移一位，即 2×A3A2A1A0= A3A2A1A00）
11、用一片双四选一74LS153设计报警控制电路：
有报警信号（高电平）时，按A、B、C的优先级处理 当第1路（C）有报警信号时，控制数码管显示1； 当第2路（B）有报警信号时，控制数码管显示2； 当第3路（A）有报警信号时，控制数码管显示3； 无报警信号时，控制数码管显示0。
1
IA=B FA=B
FA＜B
FA＞B
1
IA=B FA=B
FA＜B
FA＞B
F2
F3
F1
5、电路如下图所示，74×85为四位数码比较器，试 说明电路输出F1，F2，F3的功能。
6、LUT实现的逻辑函数如图所示。试写出图示函数 的最简或非-或非表达式。并画出用八选一数据选择 器74HC151和译码器74HC138实现该函数的逻辑图。
11、用一片双四选一74LS153设计报警控制电路：
二、可编程器件
1、可编程器件CPLD和FPGA实现逻辑函数的原 理是相同的吗？为什么？
不相同 构成FPGA基本单元的逻辑块主要是查找表LUT，而CPLD 中的逻辑块是以与-或阵列为基础的。
2、FPGA全称是什么？是一种什么器件？
现场可编程门阵列，是半定制可编程器件。