常用组合逻辑集成电路介绍
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范文4.3常用组合逻辑电路(3线—8线译码器138)
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• 编码： 将输入的每个高/低电平信号变成一个对应的二 进制代码
最新.
1
选通输入端 S'
I '7
I '6
I '5
状态信号 I '4
输入端
I '3
〔低电平有效〕 I '2
I '1
I '0
YS'
YE' X
最新.
74HC148
Y ' S 选通输出端
Y '2 代码输出端 Y '1 Y '0 〔低电平有效〕 Y'EX 扩展端
最新.
16
例1：利用74HC138设计一个多输出的组合逻辑电 路，输出逻辑函数式为：
Z1 AC ' A'BC AB'C Z2 BC A'B'C Z3 A'B AB'C Z4 A'BC ' B'C ' ABC
最新.
17
解：先将要输出的逻辑函数化成最小项之和的形式， 即
Z1ACABCABCm3m4m5m6 Z2 BCABCm1m3m7 Z3 ABABCm2m3m5 Z4 ABCBCABC m0m2m4m7
S2'S3'0时
Yi'(S1mi)'
最新.
12
• 利用附加控制端进展扩展 • 例：用74HC138〔3线—8线译码器〕 • 构成 4线—16线译码器
最新.
13
D3=0
Zi' mi'
最新.
D3=1
14
二、二-十进制译码器 二-十进制译码器的逻辑功能是将输入的BCD代 码译成10个高、低电平输出信号。
• 编码： 将输入的每个高/低电平信号变成一个对应的二 进制代码
最新.
1
选通输入端 S'
I '7
I '6
I '5
状态信号 I '4
输入端
I '3
〔低电平有效〕 I '2
I '1
I '0
YS'
YE' X
最新.
74HC148
Y ' S 选通输出端
Y '2 代码输出端 Y '1 Y '0 〔低电平有效〕 Y'EX 扩展端
最新.
16
例1：利用74HC138设计一个多输出的组合逻辑电 路，输出逻辑函数式为：
Z1 AC ' A'BC AB'C Z2 BC A'B'C Z3 A'B AB'C Z4 A'BC ' B'C ' ABC
最新.
17
解：先将要输出的逻辑函数化成最小项之和的形式， 即
Z1ACABCABCm3m4m5m6 Z2 BCABCm1m3m7 Z3 ABABCm2m3m5 Z4 ABCBCABC m0m2m4m7
S2'S3'0时
Yi'(S1mi)'
最新.
12
• 利用附加控制端进展扩展 • 例：用74HC138〔3线—8线译码器〕 • 构成 4线—16线译码器
最新.
13
D3=0
Zi' mi'
最新.
D3=1
14
二、二-十进制译码器 二-十进制译码器的逻辑功能是将输入的BCD代 码译成10个高、低电平输出信号。
4.3常用组合逻辑电路(3线—8线译码器 138)
用二极管与门阵列组成的3 线－8线译码器
Y0 A2' A1' A0' m0 Y1 A2' A1' A0 m1 Y2 A2' A1 A0' m2 ... Y7 A2 A1 A0 m7
附加 控制端
集成译码器实例：74HC138
低电平 输出
S S1S 2S3 S1(S 2'S3')'
• 利用附加控制端进行扩展 例：用74HC138（3线—8线译码器） 构成 4线—16线译码器
D3=0
Z
' i
mi'
D3=1
二、二-十进制译码器 二-十进制译码器的逻辑功能是将输入的BCD代 码译成10个高、低电平输出信号。 如74HC42
Yi mi (i 0 ~ 9)
四、 用译码器设计组合逻辑电路
集成译码器实例：74HC138
附加 控制端
Yi' ( S mi )'
S 1时 Yi' mi'
低电平 输出
S 0时,输出为全1。
74HC138的功能表：
输
入
输
出
S1
S
' 2
S3'
A2
A1
A0
Y7' Y6' Y5' Y4' Y3' Y2' Y1' Y0'
0
X XXX1 1 1 1 1 1 1 1
将要实现的输出逻辑函数的最小项之和的形式两次 取反，即
Z1 ((m3 m4 m5 m6 )) (m3 m4 m5 m6 ) Z2 ((m1 m3 m7 )) (m1 m3 m7 ) Z3 ((m2 m3 m5 )) (m2 m3 m5 ) Z4 ((m0 m2 m4 m7 )) (m0 m2 m4 m7 )
组合逻辑电路
Y2 A2 A1 A0 m2 Y3 A2 A1A0 m3
Y6 A2 A1A0 m6 Y7 A2 A1A0 m7
3. 5. 2二进制译码器的应用
一、用译码器实现组合逻辑电路
因为n个输入变量的二进制泽码器的输出为其对应的2n个最小 项(或最小项的反)，而任一逻辑函数均可表示为最小项表达 式(即标准与或式)的形式，故利用二进制泽码器和门电路可 实现单输出或多输出组合逻辑电路的设计。使用方法为:当泽 码器的输出为低电平有效时，选用与非门;当泽码器的输出为 高电平有效时，选用或门。
(4) 分析电路的逻辑功能。由真值表可以看出:当A, B输入状 态相同时，Y=0;当A同时，Y=1。故此电路具有异或门的逻 辑功能，所以该电路是由4B输入状态不个与非门构成的异或 逻辑电路。
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3.2 组合逻辑电路的分析
「例3.2.2]已知组合逻辑电路如图3.2.2所示，试分析该电路 的逻辑功能。
当输入A3=1时，低位片CT74LS138(1)因A3 =1而禁止泽码， 输出 Y0 ~ Y7 均为高电平1,高位片CT74LS138(2)工作，这时 输入A3A2A1A0 ，在1000~1111之间变化时， Y8 ~ Y15 对应的输 出端输出有效的低电平0。
中，I 7的优先级别最高，I6 次之，其余依此类推，I 0 的级别最 低。
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3. 4 编码器
也就是说，当 I7 =0时，其余输入信号不沦是0还是1都不起作 用，电路只对 I 7 进行编码，输出 Y2Y1Y0 = 000，此码为反码，其 原码为111，其余类推。可见，这8个输入信号优先级别的高 低次序依次为 I 7、I 6、I 5、I 4、I 3、I 2、I1、I 0
3. 5. 1二进制译码器 将输入二进制代码按其原意转换成对应特定信号输出的逻辑
数字集成电路-组合逻辑门设
g = 5/3
24 24
D 分支努力
IC
分支努力:
b Con path Coff path Con path
25 25
D 多级网络
IC
N
Delay pi gi fi i 1
每级努力：
hi = gifi
路径电气努力： F = Cout/Cin
路径逻辑努力： G = g1g2…gN
11 11
D 互补 CMOS门静态特性
IC
• 高噪声容限： VOH = Vdd，VOL = GND
• 没有静态功耗： 在稳态，上拉和下拉网络互斥，不
存在Vdd到 GND之间的通路。 • 相近的上升、下降沿延时：在适当的尺寸条件下） • 无比逻辑：逻辑功能与器件尺寸无关； • 低输出阻抗：稳态下，总存在一条到Vdd或者GND 的通路； • 高输入阻抗；稳态输入电流几乎为0 • 传播延迟是负载电容和晶体管电阻的函数
0 -0.5
100
200
300
400 A= 10, B=1
57
时间 [ps]
NMOS = 0.5m/0.25 m
PMOS = 0.75m/0.25 m
CL = 100 fF
15 15
D 晶体管尺寸
IC
Rp
Rp
2A
B2
Rn
CL
2B
2 Rn
Cint
A
Rp 4B
4
Rp
Cint
A
Rn 1
A
Rn
CL
B1
确定尺寸，使得延迟近似等于最小尺寸对称反相器
在任何时刻，门输出是该电路实现的Boolean 函数的值。（忽略开关转换的瞬态效应）
与此相对，动态电路的工作是依靠把信号值暂 时存放在高阻节点电容上。
24 24
D 分支努力
IC
分支努力:
b Con path Coff path Con path
25 25
D 多级网络
IC
N
Delay pi gi fi i 1
每级努力：
hi = gifi
路径电气努力： F = Cout/Cin
路径逻辑努力： G = g1g2…gN
11 11
D 互补 CMOS门静态特性
IC
• 高噪声容限： VOH = Vdd，VOL = GND
• 没有静态功耗： 在稳态，上拉和下拉网络互斥，不
存在Vdd到 GND之间的通路。 • 相近的上升、下降沿延时：在适当的尺寸条件下） • 无比逻辑：逻辑功能与器件尺寸无关； • 低输出阻抗：稳态下，总存在一条到Vdd或者GND 的通路； • 高输入阻抗；稳态输入电流几乎为0 • 传播延迟是负载电容和晶体管电阻的函数
0 -0.5
100
200
300
400 A= 10, B=1
57
时间 [ps]
NMOS = 0.5m/0.25 m
PMOS = 0.75m/0.25 m
CL = 100 fF
15 15
D 晶体管尺寸
IC
Rp
Rp
2A
B2
Rn
CL
2B
2 Rn
Cint
A
Rp 4B
4
Rp
Cint
A
Rn 1
A
Rn
CL
B1
确定尺寸，使得延迟近似等于最小尺寸对称反相器
在任何时刻，门输出是该电路实现的Boolean 函数的值。（忽略开关转换的瞬态效应）
与此相对，动态电路的工作是依靠把信号值暂 时存放在高阻节点电容上。
数电04典型的组合逻辑集成电路
Y3 EAB
Yi Emi
mi是A、B旳第i个最小项
例：当E=0时，
若AB=10→m2=1，其他mi=0，此时，Y 2 0
*24
2、集成电路译码器
(1 )二进制译码器
(a) 74HC139集成译码器
1/2 74x139
E
E Y0
Y0
Y1
Y1
A0
A0 Y2
A1
A1
Y3
Y2 Y3
功能表
输入
输出
E A1 A0 Y0 Y1 Y2 Y3 H ××H H H H
H H × × × × × ××H H H H L
H L H × × × × ××H H L H L
H L L H × ×× ××H L H H L
H L L L H × × ××H L L H L
H L L L L H ×××L HHH L
H L L L L L H ××L H L H L
H L L L L L LH×L LHH L
1
1
1
1
三级门电路: 一级反相器 一级四输入与门 一级二输入或门
&
≥1 Y1
&
&
≥1 Y0
&
逻辑图
P101
图4-5-2
*
8
Y 1 I 0 I 1I 2 I 3 I 0 I 1I 2I 3 I0 I1 I2 I3 10 0 0
Y1 Y0 00
Y 0 I 0I 1I 2I 3 I 0I 1I 2I 3 2 0 1 0 0 0 1 30 0 1 0 1 0
编码器能按预先设定旳优先级别，只对其中优先权
最高旳一种进行编码。
*4
ALU
A3 A2 A1 A0加B3B2 B1B0 A加B
结论：当M=L、 Cn=1、 S3S2S1S0=1001时， ALU完成的功能是：
F=A加B
例3：当M=H、S3S2S1S0=1011时，ALU完成什么功能？ 解：
①Xi、Yi与Ai、Bi的关系如何？
P A B S A B S A B i
四位加法器 Cn 0 1 2 3 Cn+4
F0 F1 F2 F3
（2）M＝H
G13~G16输出均为1，位间不发生关系。
F0~F3为： Fi 1 Pi Gi 1 X i Y i X i Y i
X0 Y0 X1 Y1 X2 Y2 X3 X3
F0
F1
F2
F3
ALU是以Xi、Yi 为输入的异或非门。
组间：
GⅢ
C12 = G12 + P12G11 + P12P11G10 + P12P11P10G9 + P12P11P10P9CⅡ
PⅢ
所以 CⅢ = GⅢ + PⅢ CⅡ
4）第4组进位逻辑式
组内： C13 = G13 + P13CⅢ C14 = G14 + P14G13 + P14P13CⅢ C15 = G15 + P15G14 + P15P14G13 + P15P14P13CⅢ
例2：当M=L、Cn=1、S3S2S1S0=1001时，ALU完成什么功能？
解：
Pi Ai Bi S 2 Ai Bi S 3 Ai Bi
①Pi=？ Gi=？
G A B i Ai Bi S0 Bi S1
•
i
i
P ②Xi=？
i X i Yi
结论：当M=L、 Cn=1、 S3S2S1S0=1001时， ALU完成的功能是：
F=A加B
例3：当M=H、S3S2S1S0=1011时，ALU完成什么功能？ 解：
①Xi、Yi与Ai、Bi的关系如何？
P A B S A B S A B i
四位加法器 Cn 0 1 2 3 Cn+4
F0 F1 F2 F3
（2）M＝H
G13~G16输出均为1，位间不发生关系。
F0~F3为： Fi 1 Pi Gi 1 X i Y i X i Y i
X0 Y0 X1 Y1 X2 Y2 X3 X3
F0
F1
F2
F3
ALU是以Xi、Yi 为输入的异或非门。
组间：
GⅢ
C12 = G12 + P12G11 + P12P11G10 + P12P11P10G9 + P12P11P10P9CⅡ
PⅢ
所以 CⅢ = GⅢ + PⅢ CⅡ
4）第4组进位逻辑式
组内： C13 = G13 + P13CⅢ C14 = G14 + P14G13 + P14P13CⅢ C15 = G15 + P15G14 + P15P14G13 + P15P14P13CⅢ
例2：当M=L、Cn=1、S3S2S1S0=1001时，ALU完成什么功能？
解：
Pi Ai Bi S 2 Ai Bi S 3 Ai Bi
①Pi=？ Gi=？
G A B i Ai Bi S0 Bi S1
•
i
i
P ②Xi=？
i X i Yi
(最新整理)常用组合逻辑集成电路介绍
识别多个编码请求信号的优先级别，并进行相应编码的逻 辑部件称为优先编码器。
2021/7/26
10
(2)优先编码器线(4─2 线优先编码器)（设计）
输入编码信号高电平有效，输出为二进制代码
输入编码信号优先级从高到低为 I3 ~ I0
输入为编码信号I3~ I0 输出为Y1 Y0
（1）列出功能表
输入
输出
EI2
1
I7 I6 I5 I4 I3 I2 I1 I0
EI
C允D许4532(II)
EO2 EO
0
GS
Y2 Y1 Y0
I7 I6 I5 I4 I3 I2 I1 I0
EI1 EI C禁D4止532(I) EO
GS
Y2 Y1 Y0
EO1
0
GS2 1
000 111
GS1 0 0 0 0
≥1 G3
≥1 G2
≥1 G1
Yn-
n位二进 制码输
出
2021/7/26
1
3
3、)编码器的分类：普通编码器和优先编码器。
普通编码器：任何时候只允许输入一个有效编码信号，否则 输出就会发生混乱。
优先编码器：允许同时输入两个以上的有效编码信号。当同 时输入几个有效编码信号时，优先编码器能按预先设定的优 先级别，只对其中优先权最高的一个进行编码。
YEE 135067242
3
逻辑图
个
编
A0
1
1
码
输
A1
1
1
入
A2
1
1
端
3
个
E3
1
控 制
E2
1
&
端
E1
2021/7/26
10
(2)优先编码器线(4─2 线优先编码器)（设计）
输入编码信号高电平有效，输出为二进制代码
输入编码信号优先级从高到低为 I3 ~ I0
输入为编码信号I3~ I0 输出为Y1 Y0
（1）列出功能表
输入
输出
EI2
1
I7 I6 I5 I4 I3 I2 I1 I0
EI
C允D许4532(II)
EO2 EO
0
GS
Y2 Y1 Y0
I7 I6 I5 I4 I3 I2 I1 I0
EI1 EI C禁D4止532(I) EO
GS
Y2 Y1 Y0
EO1
0
GS2 1
000 111
GS1 0 0 0 0
≥1 G3
≥1 G2
≥1 G1
Yn-
n位二进 制码输
出
2021/7/26
1
3
3、)编码器的分类：普通编码器和优先编码器。
普通编码器：任何时候只允许输入一个有效编码信号，否则 输出就会发生混乱。
优先编码器：允许同时输入两个以上的有效编码信号。当同 时输入几个有效编码信号时，优先编码器能按预先设定的优 先级别，只对其中优先权最高的一个进行编码。
YEE 135067242
3
逻辑图
个
编
A0
1
1
码
输
A1
1
1
入
A2
1
1
端
3
个
E3
1
控 制
E2
1
&
端
E1
组合逻辑电路
4选1数据选择器74153的逻辑电路如图7.2.26所示。根据逻 辑电路写出逻辑表达式，当使能端 =0时，
7.2 常用组合逻辑电路
由式（7.2.11）可写出功能表，如表7.2.10 所示。
7.2 常用组合逻辑电路
由功能表可以看出：当使能 端 =1时，不论其他输入端的 状态如何，都不会有输出，F=0； 只有当 =0时，输出数据才决定 于地址输入A1A0的不同组合。数 据选择器相当于一个被地址码控 制的4选1多路开关。
7.2 常用组合逻辑电路
7.2 常用组合逻辑电路
7.2.5 数据选择器
1
数据选择器的功能与电路
数据选择器（multiplexer，MUX）又称多路开关或多路选 择器，它根据地址选择信号，从多路输入数据中选择一路送至输 出端，其作用与图7.2.25所示的单刀多掷开关相似。
7.2 常用组合逻辑电路
7.2 常用组合逻辑电路
7.2 常用组合逻辑电路
7.2 常用组合逻辑电路
7.2 常用组合逻辑电路
7.2.2 译码器
1
二进制编码器
将二进制代码的各种状态按照其原来的含义翻译过来，称为 二进制译码器。例如，二进制代码001可能代表数码管的一字形 灯丝，也可能代表1号机组等。
例7.2.4 试用译码器和门电路实现下列逻辑函数。 F=AB+BC+AC
7.2 常用组合逻辑电路
2
二—十进制编码器
用四位二进制代码来表示一 位十进制数字0、1、2、…、9，
BCD
方案很多，最常用的是8421码。 例如，对十进制数字9进行编
码时，数码盘拨到数字9，输入端 9=1，其余输入端均为0。这时输 出端D=1，C=0，B=0，A=1， 即DCBA=1001，也就是将十进 制数字9 1001。其他编码原理类同。
7.2 常用组合逻辑电路
由式（7.2.11）可写出功能表，如表7.2.10 所示。
7.2 常用组合逻辑电路
由功能表可以看出：当使能 端 =1时，不论其他输入端的 状态如何，都不会有输出，F=0； 只有当 =0时，输出数据才决定 于地址输入A1A0的不同组合。数 据选择器相当于一个被地址码控 制的4选1多路开关。
7.2 常用组合逻辑电路
7.2 常用组合逻辑电路
7.2.5 数据选择器
1
数据选择器的功能与电路
数据选择器（multiplexer，MUX）又称多路开关或多路选 择器，它根据地址选择信号，从多路输入数据中选择一路送至输 出端，其作用与图7.2.25所示的单刀多掷开关相似。
7.2 常用组合逻辑电路
7.2 常用组合逻辑电路
7.2 常用组合逻辑电路
7.2 常用组合逻辑电路
7.2 常用组合逻辑电路
7.2.2 译码器
1
二进制编码器
将二进制代码的各种状态按照其原来的含义翻译过来，称为 二进制译码器。例如，二进制代码001可能代表数码管的一字形 灯丝，也可能代表1号机组等。
例7.2.4 试用译码器和门电路实现下列逻辑函数。 F=AB+BC+AC
7.2 常用组合逻辑电路
2
二—十进制编码器
用四位二进制代码来表示一 位十进制数字0、1、2、…、9，
BCD
方案很多，最常用的是8421码。 例如，对十进制数字9进行编
码时，数码盘拨到数字9，输入端 9=1，其余输入端均为0。这时输 出端D=1，C=0，B=0，A=1， 即DCBA=1001，也就是将十进 制数字9 1001。其他编码原理类同。
组合逻辑电路(半加器全加器及逻辑运算)
组合逻辑电路是数字电路中的一种重要类型，主要用于实现逻辑运算和计算功能。
其中，半加器和全加器是组合逻辑电路的两种基本结构，通过它们可以实现数字加法运算。
本文将详细介绍组合逻辑电路的相关知识，包括半加器、全加器以及逻辑运算的原理和应用。
一、半加器半加器是一种简单的数字电路，用于对两个输入进行加法运算，并输出其和及进位。
其结构由两个输入端(A、B)、两个输出端(S、C)组成，其中S表示和，C表示进位。
半加器的真值表如下：A B S C0 0 0 00 1 1 01 0 1 01 1 0 1从真值表可以看出，半加器只能实现单位加法运算，并不能处理进位的问题。
当需要进行多位数的加法运算时，就需要使用全加器来实现。
二、全加器全加器是用于多位数加法运算的重要逻辑电路，它能够处理两个输入以及上一位的进位，并输出本位的和以及进位。
全加器由三个输入端(A、B、Cin)和两个输出端(S、Cout)组成，其中Cin表示上一位的进位，S表示和，Cout表示进位。
全加器的真值表如下：A B Cin S Cout0 0 0 0 00 0 1 1 00 1 0 1 00 1 1 0 11 0 0 1 01 0 1 0 11 1 0 0 11 1 1 1 1通过全加器的应用，可以实现多位数的加法运算，并能够处理进位的问题，是数字电路中的重要组成部分。
三、逻辑运算除了实现加法运算外，组合逻辑电路还可用于实现逻辑运算，包括与、或、非、异或等运算。
这些逻辑运算能够帮助数字电路实现复杂的逻辑功能，例如比较、判断、选择等。
逻辑运算的应用十分广泛，不仅在计算机系统中大量使用，而且在通信、控制、测量等领域也有着重要的作用。
四、组合逻辑电路的应用组合逻辑电路在数字电路中有着广泛的应用，其不仅可以实现加法运算和逻辑运算，还可以用于构建各种数字系统，包括计数器、时序逻辑电路、状态机、多媒体处理器等。
组合逻辑电路还在通信、控制、仪器仪表等领域得到了广泛的应用，为现代科技的发展提供了重要支持。
电子技术 数字电路 第3章 组合逻辑电路
是F，多数赞成时是“1”， 否则是“0”。
0111 1000 1011
2. 根据题意列出真值表。
1101 1111
（3-13）
真值表
ABCF 0000 0010 0100 0111 1000 1011 1101 1111
3. 画出卡诺图，并用卡 诺图化简：
BC A 00
00
BC 01 11 10
010
3.4.1 编码器
所谓编码就是赋予选定的一系列二进制代码以 固定的含义。
一、二进制编码器
二进制编码器的作用：将一系列信号状态编制成 二进制代码。
n个二进制代码（n位二进制数）有2n种 不同的组合，可以表示2n个信号。
（3-17）
例：用与非门组成三位二进制编码器。 ---八线-三线编码器 设八个输入端为I1I8，八种状态，
全加器SN74LS183的管脚图
14 Ucc 2an 2bn2cn-1 2cn
2sn
SN74LS183
1 1an 1bn 1cn-11cn 1sn GND
（3-39）
例：用一片SN74LS183构成两位串行进位全加器。
D2
C
D1
串行进位
sn
cn
全加器
an bn cn-1
sn
cn
全加器
an bn cn-1
1 0 1 1 1 AB
AC
F AB BC CA
（3-14）
4. 根据逻辑表达式画出逻辑图。 (1) 若用与或门实现
F AB BC CA
A
&
B
C
&
1 F
&
（3-15）
(2) 若用与非门实现
第9章组合逻辑电路
P1 A
P2 B C
P3 BC P4 P1 P2 A(B C)
P5 A P3 ABC
Y P4 P5 A(B C) ABC
（2）用卡诺图化简输出函数表达式。
Y A(B C) ABC A(B C) ABC AB AC AB AC
0
1
0
0
1
0
0
0
1
1
1
1
0
0
0
1
0
1
1
1
1
0
1
1
1
1
1
表9.2 真值表
9.1.3组合逻辑电路的设计
（3）由真值表写出输出变量函数表达式并化简：
Y ABC ABC ABC ABC AB BC AC （4）画出逻辑电路如图9.2所示。
AB
C 00 01 11 10
A
00 0 1 0
（1）确定输入、输出变量，定义逻辑状态的含义。
设A、B、C代表三个人，作为电路的三个输入变量，当A、 B、C为1时表示同意，为0表示不同意。将Y设定为输出变 量，代表决意是否通过的结果，当Y为1表示该决意通过， 当Y为0表示决意没有通过。
（2）根据题意列出真值表，如表9.2所示。
A
B
C
Y
0
0
0
0
0
• （2）根据真值表写逻辑表达式，并化简成最简“与或” 逻辑表达式。
• （3）选择门电路和型号。 • （4）按照门电路类型和型号变换逻辑函数表达式 • （5）根据逻辑函数表达式画逻辑图。
• 例9.2 设计一个三人表决器电路，当两个或两个以上的人 表示同意时，决意才能通过。 解：根据组合逻辑电路的设计方法，可按如下步骤进行。
数字电路第四章组合逻辑电路
(3)逻辑表达式：
Y A B C A B C A B C ABC A B CB C A B CB C ABC R AB BC AC AB BC AC
（4）画出电路（见仿真）
2、下图所示是具有两个输入X、Y和三个输出Z1、Z2、 Z3的组合电路。写出当X>Y时Z1 ＝1；X=Y时 Z2 ＝1；当X<Y时Z3 ＝1，写出电路的真值表， 求出输出方程。 解：A、列真值表： B、写出函数表达式：
可在K图中直接圈1化简得最简与或式。再对最简与或式 两次求反进行变换。 A C A B C B C
n 1 n n n n n n
B n Cn A n Cn A n B n B n C n A n Cn A n B n
C、 画出逻辑电路：
4、设计一组合电路，当接收的4位二进制数能被4整除 时，使输出为1。 A 、列真值表：数N＝8A+4B+2C+D 注：0可被任何数整除 B、写逻辑函数式：画出F的K图
3、优先编码器
优先编码器常用于优先中断系统和键盘编码。与普 通编码器不同，优先编码器允许多个输入信号同时有效， 但它只按其中优先级别最高的有效输入信号编码，对级 别较低的输入信号不予理睬。
常用的MSI优先编码器有10线—4线(如74LS147)、
8线—3线(如74LS148)。
Cn 1 Cn 1 Bn Cn A n Cn A n Bn
2)、用异或门实现Dn：
An Bn C n An Bn C n An Bn C n
3)、用与非门实现 Cn+1：
Dn An Bn C n An Bn C n An BnC n An BnC n
组合逻辑电路 4组合逻辑电路的分析
2021/7/28
14
4.2 组合逻辑电路的设计
一、组合逻辑电路的设计：根据实际逻辑问题，求出所 要求逻辑功能的最简单逻辑电路。 二、组合逻辑电路的设计步骤
1、逻辑抽象：根据实际逻辑问题的因果关系确定输入、 输出变量，并定义逻辑状态的含义； 2、根据逻辑描述列出真值表； 3、由真值表写出逻辑表达式; 4、根据器件的类型,简化和变换逻辑表达式; 5、画出逻辑图。
1
C 1
& & Z
&
Z AC AC
2021/7/28
6
4.1 组合逻辑电路分析
A 1
B 1
C 1
X
&
&
&
Y
& & Z
&
3、列写真值表 真值表
AB CXY Z
2、表达式变换
0 0 0 00 0
0 0 1 00 1
X=A
0 1 0 01 0
0 1 1 01 1
Y AB AB AB AB 1 0 0 1 1 1
解：1. 写出输出逻辑表达式
A
B
S Z2 Z3 Z2 Z3
A AB B AB
A(A B) B(A B)
AB AB A B
C Z1 AB
2. 列写真值表。
3. 确定逻辑功能：半加器
2021/7/28
& Z2
A AB
&
Z1
AB
& S
& Z3
B AB
1
C
输入 AB 00 01 10 11
0000
0000 1 1 1 1 G2 G3 1 1 1 1
组合逻辑电路(半加器全加器及逻辑运算)
一种常见的实现方式是使 用异或门实现和S，使用 与门实现进位C。
半加器的性能分析
逻辑级数
半加器的逻辑级数通常较低，因 为它只涉及基本的逻辑运算。
可靠性
半加器的结构简单，因此具有较 高的可靠性。
延迟时间
由于逻辑级数较低，半加器的延 迟时间相对较短。
资源消耗
半加器使用的逻辑门数量相对较 少，因此在资源消耗方面较为经 济。
组合逻辑电路(半加器 全加器及逻辑运算)
• 组合逻辑电路概述 • 半加器原理与设计 • 全加器原理与设计 • 逻辑运算原理与设计 • 组合逻辑电路的分析与设计方法 • 组合逻辑电路在数字系统中的应用
目录
Part
01
组合逻辑电路概述
定义与特点
定义
无记忆性
组合逻辑电路是一种没有记忆功能的数字 电路，其输出仅取决于当前的输入信号， 而与电路过去的状态无关。
比较器
比较两个二进制数的大小关系，根 据比较结果输出相应的信号，可以 使用与门、或门和非门实现。
全加器
在半加器的基础上增加对进位的处理 ，使用与门、或门和异或门实现两个 一位二进制数带进位的加法运算。
多路选择器
根据选择信号的不同，从多个输 入信号中选择一个输出，可以使 用与门、或门和非门实现。
Part
用于实现控制系统的逻辑 控制、数据处理等功能。
Part
02
半加器原理与设计
半加器的基本原理
半加器是一种基本的组合 逻辑电路，用于实现两个 二进制数的加法运算。
它接收两个输入信号A和 B，并产生两个输出信号： 和S以及进位C。
半加器不考虑来自低位的进 位输入，因此只能处理两个 一位二进制数的加法。
组合逻辑电路的应用领域
第六章 数字电路基本器件及组合逻辑电路 第四节TTL集成逻辑门
非门处于关态时输出端得到的高电平值。典型值为3.6V。 b.输出低电平UOL：当输入全为高电平时，与非门处于开
态时输出端得到的低电平值。典型值为0.3V。 c.关门电平Uoff：在保证输出电压为额定高电平3.6V的
90％时，允许的最大输入低电平值。一般Uoff≥0.8V。
数字电路基本器件及组合逻辑电路
即总的输出P为二个OC门单独输出P1和P2的“与”，等效 电路如图6－21 (b)所示。可见，OC与非门的“线与”可以 用来实现与或非逻辑功能。
数字电路基本器件及组合逻辑电路
②实现“总线”（BUS）传输 如果将多个OC与非门按图6－22所示连接，当某一个门 的选通输入Ei为“1”，其他门的选通输入皆为“0”时，这 时只有这个OC门被选通，它的数据输入信号Di就经过此选通 门被送上总线（BUS）。为确保数据传送的可靠性，规定任 何时刻只允许一个门的输出数据被选通，也就是只能允许一 个门挂在数据传输总线（BUS）上，因为若多个门被选通， 这些OC门的输出实际上会构成“线与”，就将使数据传送出 现错误。
TTL与非门是采用双极型的晶体管－晶体管形式集成的 与非逻辑门电路。
数字电路基本器件及组合逻辑电路
6.4.1 TTL与非门电路组成
图6－13是TTL与非门（CT54／74系列）的典型电路，它 由三部分组成：
输入级：由多发射极管VT1和电阻R1组成，完成“与” 逻辑功能。
中间级：由VT2和电阻R2、R3组成，从VT2的集电极和发 射极同时输出两个相位相反的信号，作为VT3、VT4输出级的 驱动信号，使VT3、VT4始终处于一管导通而另一管截止的工 作状态。
数字电路基本器件及组合逻辑电路
6.4.4 集成与非门芯片介绍 常用的TTL与非门集成电路有7400和7420等芯片，采用
态时输出端得到的低电平值。典型值为0.3V。 c.关门电平Uoff：在保证输出电压为额定高电平3.6V的
90％时，允许的最大输入低电平值。一般Uoff≥0.8V。
数字电路基本器件及组合逻辑电路
即总的输出P为二个OC门单独输出P1和P2的“与”，等效 电路如图6－21 (b)所示。可见，OC与非门的“线与”可以 用来实现与或非逻辑功能。
数字电路基本器件及组合逻辑电路
②实现“总线”（BUS）传输 如果将多个OC与非门按图6－22所示连接，当某一个门 的选通输入Ei为“1”，其他门的选通输入皆为“0”时，这 时只有这个OC门被选通，它的数据输入信号Di就经过此选通 门被送上总线（BUS）。为确保数据传送的可靠性，规定任 何时刻只允许一个门的输出数据被选通，也就是只能允许一 个门挂在数据传输总线（BUS）上，因为若多个门被选通， 这些OC门的输出实际上会构成“线与”，就将使数据传送出 现错误。
TTL与非门是采用双极型的晶体管－晶体管形式集成的 与非逻辑门电路。
数字电路基本器件及组合逻辑电路
6.4.1 TTL与非门电路组成
图6－13是TTL与非门（CT54／74系列）的典型电路，它 由三部分组成：
输入级：由多发射极管VT1和电阻R1组成，完成“与” 逻辑功能。
中间级：由VT2和电阻R2、R3组成，从VT2的集电极和发 射极同时输出两个相位相反的信号，作为VT3、VT4输出级的 驱动信号，使VT3、VT4始终处于一管导通而另一管截止的工 作状态。
数字电路基本器件及组合逻辑电路
6.4.4 集成与非门芯片介绍 常用的TTL与非门集成电路有7400和7420等芯片，采用
组合逻辑电路宣讲
E3 E2 E1 E0 0011 0100 0101 0110 0111 1000 1001 1010 1011 1100 ×××× ×××× ×××× ×××× ×××× ××××
根据两种BCD码旳 编码关系，列出真 值表。因为8421 BCD码不会出现 1010~1111这六种 状态， 所以把它视 为无关项。
第4章 组合逻辑电路
4.1 组合逻辑电路旳分析 4.2 组合逻辑电路旳设计 4.3 组合逻辑电路中旳竞争与冒险 4.4 经典旳组合逻辑集成电路 4.5 组合可编程逻辑器件
第4章 组合逻辑电路
基本单元电路—门电路 基本数学工具—逻辑代数
组合逻辑电路（组合电路） 数字电路
时序逻辑电路（时序电路）
第4章 组合逻辑电路
输出恒为 0，但当变量A由低电平变为高电平时，将产生一 宽度为tpd旳正脉冲。
A
B
≥1
1
4
门1
A
2
≥1 F 门2
3
≥1
门3
C 门4
tpd tpd
2tpd tpd
第4章 组合逻辑电路
4.3.2 竞争冒险旳鉴别 ① 代数法。当函数体现式在一定条件下能够简化成 F=X+X， 或F=X·X旳形式时，X旳变化可能引起冒 险现象。
Y=AC+BC+AB
（4）画逻辑图：
A
=1
B
=1
X
C
＆
＆
≥1
Y
＆
第4章 组合逻辑电路
【例4-5】用门电路设计一种将8421 BCD码转换为余3 码旳变换电路。
解： ① 分析题意， 拟定输入、输出变量。 该电路输入为8421 BCD码，输出为余3码，所以它是 一种四输入、四输出旳码制变换电路。
数字电路与逻辑设计第3章组合逻辑电路
（2）根据真值表，用卡诺图（图3-5 a）化简后，
可以得到该电路的逻辑函数表达式：
F AC BC AB
由于题目中没有特别要求以何种逻辑门 输出，所以可用与门和或门输出来实现 该逻辑功能，表达式形式无需转换。
（3）逻辑图 由化简后的表达式和真值 表可以看出，(图 3-5 b)即使该题的逻 辑电路图。
表 3-7 8线—3线编码器的真值表
因为任意时刻 I0 ～ I7 中只有一个值为“1”利 用约束项的知识把上述真值表化简后如表3-8 所示。
表 3-8 化简后的真值表
由真值表写出其对应的逻辑函数表达式：
Y2 I4 I5 I6 I7 I4I5I6I7 Y1 I2 I3 I6 I7 I2I3I6I7 Y0 I1 I3 I5 I7 I1I3I5I7
3) 将表达式转化成用“与非” 逻辑形式实 现的形式：
图3-9 （a）卡诺图 （b）逻辑电路
3.2 编码器
编码就是将特定的逻辑信号变换成 一组二进制的代码，而能够实现这种功 能的逻辑部件就称为编码器。编码器的 功能是将输入信号转换为对应的代码信 号，即是用输出的代码信号来表示相对 应的输入信号，以便于进行对代码进行 存储，传输及运算等处理。
FA A FB AB FC ABC FD ABCD
(3)由上述表达式可得其对应的优先编码逻辑 电路如图3-12所示。
图3-13 16线—4线优先编码器的逻辑电路
（2）根据列写出的逻辑问题的真值表，写出对应 的逻辑函数表达式。
（3）将得到的逻辑函数表达式进行变换和化简。 逻辑函数的化简可以利用我们前面所学习的代 数法或卡诺图法，从而得到逻辑函数的最简表 达式，对于一个逻辑电路，在设计时应尽可能 使用最少数量的逻辑门，逻辑门变量数也应尽 可能少用，还应根据题意变换成适当形式的表 达式。
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3
Y1 = I 0 I1I 2 I 3 + I 0 I1I 2 I 3
Y1 = I 0 I1I 2 I 3 + I 0 I1I 2 I 3
Y0 = I0I1I2I
I0 1 ≥1 Y1 I1 1 &
3
+ I0I1I2I
&
3
I2
1
&
I3
1 &
≥1 Y0
该电路是否可以再简化？
(2.) 键盘输入8421BCD码编码器
1
1 1
1
1 1
1
1 0
1
0 1
0
1 1
1
1 1
1
1 1
1
1 1
1
1 1
1
1 1
0
0 0
1
0 0
0
1 1
0
1 0
1
1 1
1
0
0
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
0
0
0
0
0
0
1
0
1
1
该编码器为输入低电平有效
普通4 线─2线编码器电路存在问题?
& I0 1 ≥1 Y1 I1 1 &
当所有的输入都为1时，
输 EI L H I7 × L I6 × L I5 × L I4 × L 入 I3 × L I2 × L I1 × L I0 × L L L 输 Y1 L L 出 Y0 L L GS L L EO L H
H
H H
H
L L
×
H L
×
× H
×
× ×
×
× ×
×
× ×
×
L ×
×
× ×
L
L L
L
L H
L
H L
(2)优先编码器线(4─2 线优先编码器)（设计） 输入编码信号高电平有效，输出为二进制代码
输入编码信号优先级从高到低为 I3 ~ I0
输入为编码信号I3~ I0 （1）列出功能表 输 I0 1 × I1 0 1 入 I2 I3 0 0 0 0 输 Y1 0 0 出 Y0 0 1 输出为Y1 Y0
如BCD编码器：将10个编码输入信号分别编成10个4位 码输出。 如8线-3线编码器：将8个输入的信号分别编成8个3位二进 制数码输出； 二进制编码器的结构框图
I0 Y0 I1 二进制 Y1 编码器
I2 n 1
2n 个 输入
Yn1
n 位二进 制码输 出
3、)编码器的分类：普通编码器和优先编码器。 普通编码器：任何时候只允许输入一个有效编码信号，否则 输出就会发生混乱。 优先编码器：允许同时输入两个以上的有效编码信号。当同 时输入几个有效编码信号时，优先编码器能按预先设定的优 先级别，只对其中优先权最高的一个进行编码。
4.4
常用组合逻辑集成电路
4.1.1 编码器
1、)编码器 (Encoder)的概念与分类 编码：赋予二进制代码特定含义的过程称为编码。 如：8421BCD码中，用1000表示数字8 如：ASCII码中，用1000001表示字母A等
编码器：具有编码功能的逻辑电路。
2、)编码器的逻辑功能：
能将每一个编码输入信号变换为不同的二进制的代码输出。
H
L L
L
H H
H
H H
L
× ×
L
× ×
L
× L
H
L L
×
H L
×
× H
×
× ×
×
× ×
L
H H
H
L L
H
L H
L
L L
H
H H
H
H
×
L
L
L
L
L
L
L
L
L
L
L
H
L
×
H
H
H
H
H
L
H
L
H
H
H
用二片CD4532构成16线-4线优先编码器,其逻辑 图如下图所示，试分析其工作原理。
无编码输出
A15 A14A13 A12 A11A10 A9 A8 。 I 7 I 6 I 5 I 4 I 3 I 2 I1 I 0 EI GS CD4532(II) 禁止 EO Y2 Y1 Y0 A7 A6 A5 A4 A3 A2 A1 A0 I7 I6 I5 I4 I3 I2 I1 I0 EI GS GS1 CD4532(I) 禁止 EO Y2 Y1 Y0
I4 I5 I6 I7 EI Y2 Y1 GND
1 2 3 4 5 6 7 8
16 15 14 13 12 11 10 9
VCC EO GS I3 I2 I1 I0 Y0
I1
1
≥1 ≥1
CD4532电路图
I2
1 1 & & 1
Y0
≥1 ≥1 1 ≥1
I3 I4 I5 I6 I7
1 1
&
&
1
Y1
1 1 1
1、编码器的工作原理 (1) 普通编码器(4线─2线编码器)
（a）逻辑框图
I0 Y1 Y0
（2）逻辑功能表
I1 I2 I3
4 输 入
二 进 制 码 输 出
I0 1
I1 0
I2 0
I3 0
Y1 0
Y0
0
1
0
0
0
1 1
1
0 1
0
编码器的输入为高电平有效。
0
0
1
Y0 = I0I1I2I
3
+ I0I1I2I
Y1Y0 = ？ Y1Y0 = 00?
无法产生有效编码输出。 普通编码器不能同时输 入两个已上的有效编码 信号
I2
1
&
I3
1 &
≥1 Y0
3. 优先编码器
优先编码器的提出： 普通编码器如果有两个 或更多输入信号有效， 将会出现输出混乱。 必须根据轻重缓急，规定好这些外设允许操作的先后次 序，即优先级别。 识别多个编码请求信号的优先级别，并进行相应编码的 逻辑部件称为优先编码器。
1 & 1 & 1
Y2
≥1 ≥1
≥1 ≥1
&
1 1
GS EO
I0 EI
1 1
EI=1，电路工作，无有效高电平输入， EI=1 ，电路工作，输入 I0 ~ EI=0 ，电路不工作， GS =I EO =0， 7分别有高电平输入时， 3. 集成电路优先编码器 CD 的逻辑功能表 A AI =111 ， GS = 4532 0GS ，EO=1 A2 A1 A I1 的编码输出， =0 ，； EO =1。 2A 0 0为 0 2~ 17A 0 =000
VCC S0 0 1 2 S3 3 S4 4 S5 5 S6 6 S7 7 S8 8 9 S9 & A & B & C & S1 S2 1kΩ ×10
控制使能标志
& GS
≥1 D
输 出 代 码
逻辑图
2. 键盘输入8421BCD码编码器 （2）功能表
输 S0 1 1 1 1 1 1 S1 1 1 1 1 1 1 S2 1 1 1 1 1 1 S3 1 1 1 1 1 1 S4 1 1 1 1 1 1 S5 1 1 1 1 1 0 入 S6 1 1 1 1 0 1 S7 1 1 1 0 1 1 S8 S9 1 1 0 1 1 1 1 0 1 1 1 1 A 0 1 1 0 0 0 B 0 0 0 1 1 1 输 出 C 0 0 0 1 1 0 D 0 1 0 1 0 1 GS 0 1 1 1 1 1
（2）写出逻辑表达式
Y1 = I 2 I 3 + I 3 Y0 = I 1 I 2 I 3 + I 3
（3）画出逻辑电路（略）
× ×
1
0
1
1
1 高
0
1
× × × 低
2
集成电路编码器
优先编码器CD4532的示意框图、引脚图
I0 EO I1 GS I2 I3 I4 CD4532 I5 Y0 I6 Y1 I7 Y2 EI