实验五时序电路测试与研究

实验报告

实验课程名称实验项目名称电子技术基础（数字部分）实验五时序电路测试及研究

年级08级

专业电子信息科学与技术

指导教师顾平

学生姓名谭鹏

学号 080712110055

理学院

实验时间： 2010 年 5 月 27 日

一、实验目的

1.掌握常用时序电路的设计，设计及测试方法；

2.训练独立进行实验的技能。

二、实验仪器及材料

1.数电实验箱

2.双踪示波器；

3.导线若干

4.集成块

74LS73双 J－K 触发器X 2

74LS175四D触发器X 1

74LS10三输入端三与非门X 1

74LS00二输入端四与非门X 1

三、实验原理

时序逻辑电路利用触发器能存储一位二进制的记忆功能的原理，加上正确的外围电路及不同的连线组合方法，便可构成不同功能的电路。

常用的存储单元有

D触发器为上升沿触发。

J-K 触发器为下降沿触发，用J-K 触发器可构成 T' 触发器。

T' 触发器：当 J=K=1 时，触发器翻转，每来一个时钟脉冲，翻转一次。

D触发器： Q=D，Q端的状态为 D 的状态。

四、实验内容及分析

1.异步二进制计数器

(1)如图接线。

(2)端输入单脉冲，测试并记录Q1~Q4 端状态及波形。

状态表如下

CP CR Qa Qb Qc Qd

0x0000

111000

210100

311100

410010

511010

610110

711110

810001

911001

1010101

1111101

1210011

1311011

1410111

1511111

1600000

波形图如下

CP

C1

C2

C3

C4

(3)试将异步二进制加法计数改为减法计数，参考加法计数器，要求实验并记录

状态表如下

CP CR Qa Qb Qc Qd

0x1111

110111

211011

310011

411101

510101

611001

710001

811110

910110

1011010

1110010

1211100

1310100

1411000

1510000

1611111

波形图如下

CP

C1

C2

C3

C4

2．异步二一十进制加法计数器

（ 1）按图 5.4 接线。

4 个输出端分别接发光二极管显示，CP 端接连续脉冲或单脉冲。

（2）在 CP 端接连续脉冲，观察 CP、Q A、 Q B、Q C、及 Q D的波形。波

形如下

CP

C1

C2

C3

C4

3.自循环移位寄存器——环形计数器。

(1)按下图接线，置为 1000，用单脉冲计数，记录各触发器的状态。

波形如下

CP

C1

C2

C3

C4

分析：由上图可知，电路实现了数据的移位。而且，置为1000 即在循环内。

改为连续脉冲计数，并将其中一个状态为“ 0”的触发器置为“ 1”，观察计数器能否正常工作，分析原因。

CP

C1

C2

C3

C4

分析：由波形可知，计数器没有正常工作。这是因为在这个计数器循环中，当有且只有一位被置“ 1”才可以进入有效循环。而出现两个“ 1”的时候，不在有效循环内，故无法

工作。

3. 按图接线，与非门用 74LS10 三输入端三与非门重复上述实验，对比实验结果总结关于

自启动的体会。

波形如下

CP

C1

C2

C3

C4

体会：改用 74LS10 后电路仍能够正常工作，能够自启动。这给予了一个提示，设计时序电路最后一步要检查电路是否能经过若干个有效循环后进入自启动因为有些同

步时序电路设计中会出现不在循环内的无效状态，开始很有可能是无效状态，故应检查自启动能力。

五、实验内容及分析

时序逻辑电路的特点：

时序逻辑电路是指任意时刻的输出状态不仅与该时刻的输入信号状态有关，而且还与信号作用前电路的状态有关，在电路结构上，必定含有具有记忆功能的存储

电路。

在任意时刻的输出状态不仅与该时刻的输入信号状态有关，而且还与信号作用前电路的状态有关，其结构特点是由存储电路和组合电路两部分

组成。时序电路的状态是由存储电路来记忆的，因而在时序逻辑电路中，

触发器是必不可少的，而组合逻辑电路在有些时序电路中则可以没有。时序电路又分为同步时序逻辑电路和异步时序逻辑电路两大类。在同步时序电路中，所有触发器的时钟输入端CP都连在一起，而在异步时序逻辑电

路中，外加时钟脉冲CP只触发部分触发器，其余触发器则是由电路内部

信号触发的。

指导教师意见：

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