FPGA常用电平标准
fpga上电默认电平
FPGA上电默认电平1. 什么是FPGAFPGA（Field-Programmable Gate Array）是一种可编程逻辑器件，它可以在上电后通过配置位流（Configuration Bitstream）来实现各种不同的数字电路功能。
与ASIC（Application-Specific Integrated Circuit）相比，FPGA具有更高的灵活性和可重构性，可以根据需要动态地改变其逻辑功能。
2. FPGA上电过程当FPGA上电时，它会经历一系列的初始化和配置过程，以将其内部的逻辑资源和连接关系设置为特定的功能。
这个过程通常包括以下几个步骤：2.1 上电检测FPGA芯片上电后，会有一个上电检测电路来检测电源电压是否达到了工作要求。
如果电源电压不足或不稳定，FPGA可能无法正常工作。
2.2 上电复位在上电后的一段时间内，FPGA会处于复位状态，即所有的寄存器和逻辑单元都会被清零或设为默认状态。
这个过程是为了确保FPGA的初始状态是可预测的，以避免在配置过程中出现不确定的情况。
2.3 配置位流加载一旦FPGA完成复位，它就会开始加载配置位流。
配置位流是一个描述FPGA逻辑功能的二进制文件，它包含了FPGA内部各个逻辑单元的连接关系和配置信息。
加载配置位流的过程可以通过多种方式实现，如使用外部存储器、通过JTAG接口或通过Boot ROM等。
2.4 配置完成当配置位流加载完成后，FPGA的逻辑资源和连接关系就会被设置为特定的功能。
此时，FPGA进入正常工作状态，可以开始执行所配置的数字电路功能。
3. FPGA上电默认电平在FPGA上电后，各个引脚的电平会有不同的默认状态，这取决于FPGA芯片的设计和制造商的要求。
一般来说，FPGA上电默认电平有以下几种情况：3.1 输入引脚对于输入引脚，FPGA上电后的默认电平通常被设置为高阻态（High-Z）或低电平（Low）。
这是为了避免在上电过程中对外部电路造成不必要的影响。
fpga的电平标准
FPGA的电平标准
FPGA（Field Programmable Gate Array）是一种可编程逻辑芯片，它可以通过重新编程来实现不同的逻辑功能。
在FPGA中，电平标准通常是指输入/输出端口所需的电压和电流等级。
以下是一些常见的FPGA电平标准：
1. LVDS（Low V oltage Differential Signaling）：一种低电压差分信号传输标准，常用于高速串行通信和数字视频传输。
2. LVDS-25：一种低电压差分信号传输标准，常用于高速串行通信和数字视频传输。
3. LVCMOS（Low V oltage CMOS）：一种低电压CMOS 信号传输标准，常用于数字电路和存储器接口。
4. DDR SDRAM（Double Data Rate Synchronous Dynamic Random Access Memory）：一种高速存储器接口标准，常用于计算机内存接口。
5. SPI（Serial Peripheral Interface）：一种串行通信协议，常用于嵌入式系统和传感器接口。
6. I2C（Inter-Integrated Circuit）：一种串行通信协议，常用于嵌入式系统和传感器接口。
7. UART（Universal Asynchronous Receiver/Transmitter）：一种串行通信协议，常用于嵌入式系统和计算机接口。
8. HDL（Hardware Description Language）：一种硬件描述
语言，用于编写FPGA的硬件描述语言程序。
总之，不同的FPGA电平标准适用于不同的应用场景，设计者需要根据具体情况选择合适的电平标准。
Xilinx Spartan6 IO 电平读书笔记
Xilinx Spartan6 IO 电平读书笔记FPGA的IO支持多种电平标准,但是其中用几点的概念比较模糊,在此特意记下:最近在用xilinx的spartan 6 与ARM进行通信，但是FPGA的逻辑电平是3.3V 的LVTTL标准,而ARM输出的是1.8V的电平标准，两者IO电平的不匹配，出现了一些问题如下：FPGA在VCCO = 3.3V是，是否可以设置FPGA的IO电平标准为1.8V？在翻阅了《Spartan-6 FPGA SelectIO Resources》后，得到了以下信息：Spartan-6的供电来源于3个引脚：VCCINT、VCCO、VCCAUX。
VCCINT is the main power supply for the internal FPGA logic. VCCINT also powers some of the available input drivers.VCCINT主要为FPGA的内部逻辑单元供电，同时也会给一些输入供电。
The VCCO supplies, one for each of the I/O banks,power the output drivers and some of the input drivers. The voltage on the VCCO pins determines the voltage swing of the output signal.Many of the low-voltage I/O standards supported by Spartan-6 devices require adifferent output drive voltage (VCCO). As a result, each device often supportsmultiple output drive source voltages.Output buffers within a given VCCO bank must share the same output drivesource voltage. The following I/Ostandards input buffers also use the VCCO voltage supply:LVCMOS25 (when VCCAUX = 3.3V)LVCMOS18_JEDECLVCMOS15_JEDECLVCMOS12_JEDECPCIMOBILE_DDRSpartan-6 FPGAs allow multiple I/Ostandards to be combined in the same device. Although the outputs are always powered byVCCO, multiple standards are availableunder one of the five possible VCCO values. In addition, inputs often do notneed to match the voltage applied to VCCO. Further flexibility is achieved withmultiple VCCO levels in a single device.Each bank of I/Os has independent VCCO and VREF rails. This allows each bank to be powered at VCCO and VREF levels independent of how the other banksare set. VCCO provides power primarily to the I/O outputbuffers, and VREF supplies a reference voltage for HSTL and SSTL inputs. The VCCO pins are dedicated power pins and must bepowered at all times with a voltage rail from thePCB. However, the VREF pins are dual-purpose pins; they can be used as regular I/O pinsor VREF-supply pins. When a bank uses VREF-powered inputs (as an example, for the SSTL or HSTL standards), thedesign must use the VREF pin s to supply the FPGA’s internal VREF rail with the reference voltage. If the SSTL or HSTL inputs are not used in a bank,the VREF pins in that bank can be used as regular I/O pins. Table 1-5 lists the VCCO and VREF requirements.VCCO在FPGA中，每个Bank都有自己独立的VCCO，每个Bank的VCCO可以供不同的电源，以实现不同的Bank实现不同的IO标准，在同一个Bank中，VCCO只能是一个标准，通过上面的解释中，可以看到，IO的输出都是由VCCO供电的，也就是说每个Bank的IO输出电压决定于VCCO，同时部分标准的输入也是由VCCO提供电源的。
FPGA使用LVDS差分信号的一些注意事项
FPGA使⽤LVDS差分信号的⼀些注意事项最近在调试⼀个LVDS的屏显功能，涉及到了⼀些LVDS的东东，简单地整理如下，后续会再补充。
（1）对于altera FPGA（CYCLONE III）1、对于作为LVDS传输的BANK必须接2.5V的VCCIO；2、左右BANK（即1/2/5/6 BANK）的LVDS发送差分对信号⽆需外接匹配电阻，⽽上下BANK（即3/4/7/8 BANK）则需要，如果硬件⼯程师忘了，还可以在FPGA的IO引脚分配时⾥加端接电阻设置；3、分配管脚时，左右BANK的LVDS差分信号脚在IO分配时选择的IO电平标准是LVDS，⽽上下BANK的LVDS差分信号脚在IO分配时选择的IO电平标准是LVDS_E_3R；4、分配管脚时，只要指定LVDS信号的p端（+）,则n端（-）会⾃动分配。
在verilog代码中只要⼀个信号接⼝即可，⽆需在代码中定义⼀个差分对接⼝；5、在altera FPGA内使⽤的LVDS收发IP核是altlvds_rx和altlvds_tx，相应的IP使⽤说明在megawizard⾥有。
（2）对于xilinx FPGA区别altera的地⽅在于⾸先在Verilog的代码⾥，xilinx的LVDS信号需要定义⼀对差分对信号，通过xilinx的原语进⾏差分对转单端或者单端转成差分对信号。
另外在IO引脚分配时，xilinx的电平标准都是⼀样的，⽐如都是LVDS_33。
下图1是altera下的LVDS信号引脚分配，可见⽤户只需要分配p端(+)引脚即可。
图1 altera LVDS引脚分配情况下图2是xilinx的LVDS信号引脚分配，xilinx的LVDS引脚区分p端和n端。
当然在vivado下引脚分配可以只分配P端脚号，N端脚号会⾃动分配。
⽽在代码⾥都需要写明差分对信号，再通过原语转成单端信号。
图2 xilinx下LVDS的引脚分配情况By 我有风⾐~~。
串口电平标准
串口电平标准串口电平标准是指在串行通信中发送和接收数据的电平范围，也称为通信协议或通讯接口标准。
串口电平标准主要有RS232、RS422、RS485和TTL等。
这些标准了解和掌握，对于工业自动化、通信、控制、医疗设备领域的工程师具有重要意义。
一、RS232电平标准RS232标准是美国电子工业协会(Association of Electronic Industries)制定的通信协议。
RS232通常是指单向传输数据的串行通信标准，电平范围是正负12V,使用简单可靠，传输距离较短，通常是15米左右，常用于个人计算机(PC)串行接口、调制解调器、打印机等设备。
二、RS422电平标准RS422标准是美国电子工业协会(Association of Electronic Industries)制定的通信协议。
RS422通常是指差分传输数据的串行通信标准，电平范围是正负5V,传输距离远，可以达到1200米，传输速率高，可以达到10Mbit/s，常用于音视频设备、仪器仪表控制等领域。
三、RS485电平标准RS485标准是美国电子工业协会(Association of Electronic Industries)制定的通信协议。
RS485通常是指多点差分传输数据的串行通信标准，电平范围是正负2V,支持多点通信，可以达到256个节点，传输速率高，可以达到10Mbit/s，常用于工业自动化领域。
四、TTL电平标准TTL标准是指可编程逻辑器件PAL(Programmable Array Logic)、GAL(Generic Array Logic)、CPLD(Complex Programmable Logic Devices)和FPGA(Field Programmable Gate Array)器件的电平标准，电平范围是0-5V，由于传输距离短，一般只能达到几十厘米，应用广泛，例如单片机、智能卡、传感器等领域。
五、总结以上是串口电平标准的基本介绍，工程师需根据实际应用场景选择合适的串口电平。
fpga管脚电平标准
FPGA管脚电平标准在FPGA设计中，管脚电平标准是重要的设计规范之一，它决定了FPGA与外部电路的接口兼容性和信号传输的可靠性。
以下介绍常见的FPGA管脚电平标准。
1. LVCMOS标准LVCMOS标准是一种低电压CMOS标准，它规定了输出高电平和低电平的电压范围。
根据LVCMOS标准，输出高电平的电压范围为3.4V 至4.1V，输出低电平的电压范围为0V至0.3V。
LVCMOS标准广泛应用于FPGA设计中。
2. LVTTL标准LVTTL标准是一种低电压TTL标准，它规定了输出高电平和低电平的电压范围。
根据LVTTL标准，输出高电平的电压范围为2.4V至3.1V，输出低电平的电压范围为0V至0.4V。
LVTTL标准在早期的FPGA 设计中应用较为广泛。
3. LVDS标准LVDS标准是一种低电压差分信号标准，它通过降低信号摆幅和采用差分信号传输的方式来提高信号传输速度和降低噪声干扰。
根据LVDS标准，输出高电平的电压范围为1.1V至1.3V，输出低电平的电压范围为0.45V至0.6V。
LVDS标准广泛应用于高速FPGA设计中。
4. Hstl和Sstl标准Hstl和Sstl标准是高性能串行接口标准，它们规定了输出高电平和低电平的电压范围以及信号传输速率。
Hstl和Sstl标准通常用于高速串行接口的设计中。
5. PCI/PCIe标准PCI/PCIe标准是计算机总线接口标准，它们规定了接口电平标准和信号传输规则。
在PCI/PCIe标准中，使用LVCMOS电平标准进行信号传输。
6. 3.3V、2.5V和1.8VCMOS标准随着FPGA器件的发展，越来越多的FPGA器件支持3.3V、2.5V 和1.8VCMOS标准。
这些不同的电压标准适应了不同的应用场景和设计需求。
在设计时，应根据具体的FPGA器件和应用场景选择合适的电压标准。
fpga的电平标准
fpga的电平标准Field Programmable Gate Arrays (FPGAs)是一种集成电路设备，它可以根据设计人员的需求定制和重构电路功能。
在FPGA中，电平标准是指FPGA芯片内部和外部信号之间的电平差异。
电平标准是保证正确数据传输和避免电路损坏的重要因素之一。
下面是关于FPGA的电平标准的一些相关参考内容。
1. IO标准：FPGA的IO标准定义了输入和输出信号的电平和电气特性。
常见的FPGA IO标准包括LVCMOS、LVTTL、HSTL、SSTL、LVDS和PCI等。
例如，LVCMOS（Low Voltage Complementary Metal-Oxide-Semiconductor）是一种低压差分信号类型，其电平范围在0V到VCC（供电电压）之间。
2. 电平参数：在FPGA的数据手册中，通常会提供各种电平参数，以帮助设计人员理解和设置电平标准。
其中一些参数包括输入高电平（VIH）、输入低电平（VIL）、输出高电平（VOH）和输出低电平（VOL）等。
这些参数可以帮助设计人员确定IO接口的工作范围，以避免信号干扰和电气冲突。
3. 电平转换器：在FPGA的设计中，经常需要将不同电平标准的信号进行转换，以确保它们之间的正确传输。
电平转换器是用于将信号从一种电平标准转换为另一种电平标准的设备或电路。
例如，对于将LVCMOS信号转换为LVDS信号的转换器，可以使用特定的电路和芯片来实现。
4. ESD保护：静电放电（ESD）对于集成电路设备来说是一个常见的威胁，因为它可能导致电路损坏或功能故障。
设计人员需要考虑在FPGA设计中采取适当的ESD保护措施来保护电路免受ESD 的影响。
这包括使用保护电路和器件，例如ESD二极管、ESD数组和地线引脚等。
5. 信号完整性：在FPGA设计中，信号完整性是一个重要的考虑因素。
信号完整性涉及到信号的传输、反射、衰减和损耗等问题。
设计人员需要通过正确设置电平标准和选择合适的电气特性来保持信号完整性。
高云 GW2A 系列 FPGA 数据手册
GW2A系列FPGA产品数据手册DS102-2.4, 2022-09-15版权所有© 2022广东高云半导体科技股份有限公司、Gowin、晨熙、高云均为广东高云半导体科技股份有限公司注册商标, 本手册中提到的其他任何商标，其所有权利属其拥有者所有。
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版本信息目录目录 (i)图目录 (iv)表目录 (v)1 关于本手册 (1)1.1 手册内容 (1)1.2 相关文档 (1)1.3 术语、缩略语 (2)1.4 技术支持与反馈 (3)2 产品概述 (4)2.1 特性概述 (4)2.2 产品信息列表 (5)3 结构介绍 (7)3.1 结构框图 (7)3.2 可配置功能单元 (9)3.3 输入输出模块 (9)3.3.1 I/O电平标准 (10)3.3.2 I/O逻辑 (14)3.3.3 I/O逻辑工作模式 (17)3.4 块状静态随机存储器模块 (17)3.4.1 简介 (17)3.4.2 存储器配置模式 (18)3.4.3 存储器混合数据宽度配置 (19)3.4.4 字节使能功能配置 (20)3.4.5 校验位功能配置 (20)3.4.6 同步操作 (20)3.4.7 上电情况 (20)3.4.8 BSRAM操作模式 (20)3.4.9 时钟模式 (22)3.5 数字信号处理模块 (23)3.5.1 宏单元 (23)3.5.2 DSP操作模式配置 (24)3.6 时钟 (25)3.6.1 全局时钟网络 (25)3.6.2 高速时钟 (26)3.6.3 锁相环 (26)3.6.4 DDR存储器接口时钟管理DQS (26)3.7 长线 (27)3.8 全局复置位 (27)3.9 编程配置 (27)3.10 片内晶振 (28)4 电气特性 (29)4.1 工作条件 (29)4.1.1 绝对最大范围 (29)4.1.2 推荐工作范围 (29)4.1.3 电源上升斜率 (30)4.1.4 热插拔特性 (30)4.1.5 POR特性 (30)4.2 ESD性能 (31)4.3 DC电气特性 (32)4.3.1 推荐工作范围的DC电气特性 (32)4.3.2 静态电流 (33)4.3.3 I/O推荐工作条件 (33)4.3.4 单端I/O DC电气特性 (34)4.3.5 差分I/O DC电气特性 (35)4.4 AC开关特性 (36)4.4.1 CFU开关特性 (36)4.4.2 BSRAM开关特性 (36)4.4.3 DSP开关特性 (37)4.4.4 Gearbox开关特性 (37)4.4.5 时钟和I/O开关特性 (37)4.4.6 片内晶振开关特性 (37)4.4.7 PLL开关特性 (38)4.5 编程接口时序标准 (38)5 器件订货信息 (39)5.1 器件命名 (39)5.2 器件封装标识示例 (40)图目录图目录图3-1结构概念示意图 (7)图3-2 CFU结构示意图 (9)图3-3 IOB结构示意图 (10)图3-4 GW2A的I/O Bank分布示意图 (11)图3-5 I/O逻辑输出示意图 (14)图3-6 I/O逻辑输入示意图 (15)图3-7 IODELAY示意图 (15)图3-8 GW2A的I/O寄存器示意图 (16)图3-9 GW2A的IEM示意图 (16)图3-10单端口、伪双端口及双端口模式下的流水线模式 (21)图3-11独立时钟模式 (22)图3-12读写时钟模式 (22)图3-13单端口时钟模式 (23)图3-14 GW2A时钟资源 (25)图3-15 GW2A HCLK示意图 (26)图5-1器件命名方法示例–ES (39)图5-2器件命名方法示例–Production (40)图5-3器件封装标识示例 (40)表目录表目录表1-1术语、缩略语 (2)表2-1产品信息列表 (5)表2-2 GW2A-18 PLL列表 (5)表2-3 GW2A系列FPGA产品封装和最大用户I/O信息 (6)表3-1 GW2A系列FPGA产品支持的输出I/O类型及部分可选配置 (11)表3-2 GW2A支持的输入I/O类型及部分可选配置 (12)表3-3 端口介绍 (15)表3-4存储器配置列表 (18)表3-5双端口混合读写数据宽度配置列表 (19)表3-6伪双端口混合读写数据宽度配置列表 (19)表3-7时钟模式配置列表 (22)表3-8片内晶振的输出频率选项 (28)表4-1绝对最大范围 (29)表4-2推荐工作范围 (29)表4-3电源上升斜率 (30)表4-4热插拔特性 (30)表4-5 POR电压参数 (30)表4-6 GW2A ESD – HBM (31)表4-7 GW2A ESD - CDM (31)表4-8推荐工作范围内的DC电气特性 (32)表4-9静态电流 (33)表4-10 I/O推荐工作条件 (33)表4-11单端I/O DC电气特性 (34)表4-12差分I/O DC电气特性 (35)表4-13 CFU时序参数 (36)表4-14 BSRAM时序参数 (36)表4-15 DSP时序参数 (37)表4-16 Gearbox时序参数 (37)表4-17外部开关特性 (37)表4-18片内晶振开关特性 (37)表4-19 PLL开关特性 (38)1关于本手册 1.1手册内容1关于本手册1.1手册内容GW2A系列FPGA产品数据手册主要包括高云半导体GW2A系列FPGA产品特性概述、产品资源信息、内部结构介绍、电气特性、编程接口时序以及器件订货信息，帮助用户快速了解高云半导体GW2A系列FPGA产品特性，有助于器件选型及使用。
LATTICE FPGA设计最常见容易忽略的几个问题
这是根据硬件设计确定的。
• 常见的问题
1，不给管脚分配位置 －－－软件会自动选择一个管脚。
2，给管脚加多少的建立保持时间/Tco约束比较合适？
10/19/2012 - 3
Lattice Confidential
常见的容易被忽略的问题：未用管脚的处理
• 管脚位置约束
1，对于没有指定位置的顶层管脚，软件会自动添加一个位置约束。 风险：如果输出标准与板子上对端器件冲突，容易造成单板损坏。
10/19/2012 - 4
Lattice Confidential
常见的容易被忽略的问题：管脚属性
• 管脚上下拉
• 驱动电流 • 斜率（slewrate） • 开漏（OD） • ……
10/19/2012 - 5
Lattice Confidential
常见的容易被忽略的问题：BANK电压和混合电压支持
1，有些器件支持多种加载方式。为了使用对应的加载方式，有些管脚 是专用管脚，即使加载完成也不能用作用户管脚；而一些管脚却是多
用途的，加载过程中作为加载管脚，加载完成后可以用作用户IO。这
种多用途管脚需要在约束中添加相应约束。 2，对应PLL有一些管脚，只能做输入管脚。不能用作输出。 在手册中“Signal Descriptions”中有对管脚属性的一些说明，第二栏 “I/O”中属性为I的，就只能用作输入。
Lattice Confidential
常见的容易被忽略的问题：管脚约束
• 管脚位置约束
1，给设计顶层用到的每一个管脚都应该添加位置约束、电平标准约束。 这些约束是根据单板硬件设计结束后就确定了的。
• 管脚时序约束
原则上说，每一个输入管脚都应该添加建立保持时间约束； 每一个输出管脚都应该添加输出延迟（Tco）约束。
fpga 电平标准
fpga 电平标准FPGA（现场可编程门阵列）芯片是一种可重新配置的数字电路设备，广泛应用于各种电子设备和系统中。
在设计和开发中，确保电平标准符合要求是非常重要的。
本文将介绍一些与FPGA电平标准相关的关键概念和要求。
1. 电平标准的定义FPGA电平标准是指在FPGA设计中，不同信号之间的电平约定。
它包括电压标准、信号波形和时钟信号的频率要求等内容。
2. 常见的电压标准常见的FPGA电压标准有TTL、LVTTL、LVCMOS和LVDS等。
TTL（晶体管—晶体管逻辑）是一种常见的数字电平标准，其输出的高电平约为5V，低电平约为0V。
LVTTL（低电压TTL）是一种低电压电平标准，其输出的高电平约为3.3V。
LVCMOS（低电压CMOS）是一种低功耗电平标准，其输出的高电平和低电平都约为3.3V。
LVDS（低压差分信号）是一种抗干扰能力强的电平标准，可大大降低传输线上的噪声。
选择适合的电压标准取决于系统需求和芯片规格。
3. 信号波形要求FPGA电平标准还包括信号的上升时间、下降时间和保持时间等要求。
上升时间是信号从低电平到高电平的时间，下降时间是信号从高电平到低电平的时间，保持时间是信号在稳定电平上保持的时间。
这些要求主要为了确保信号在传输过程中的稳定性和可靠性。
4. 时钟信号频率要求FPGA中的时钟信号在设计中起到关键作用，它们可以用于同步不同模块的操作。
时钟信号的频率直接影响系统的性能和稳定性。
时钟信号频率的要求需要考虑FPGA本身的最大时钟速率以及相应的时序约束。
5. 电平仿真和验证为确保电平标准的完整性和正确性，需要进行电平仿真和验证。
电平仿真可以通过专业EDA（电子设计自动化）软件来模拟FPGA设计中的信号波形和电压等参数，以验证其是否符合标准要求。
验证步骤还可以包括物理约束的检查、传输线的特性阻抗匹配等。
在实际应用中，FPGA电平标准对于系统的正常工作和性能是至关重要的。
不正确的电平标准可能导致信号传输错误、功耗增加和系统噪声等问题。
电平标准
常用电平标准：现在常用的电平标准有TTL、CMOS、LVTTL、LVCMOS、ECL、PECL、LVPECL、RS232、RS485等，还有一些速度比较高的LVDS、GTL、PGTL、CML、HSTL、SSTL等。
下面简单介绍一下各自的供电电源、电平标准以及使用注意事项。
TTL：Transistor-Transistor Logic 三极管逻辑。
Vcc：5V；VOH>=2.4V；VOL<=0.5V；VIH>=2V；VIL<=0.8V。
因为2.4V与5V之间还有很大空闲，对改善噪声容限并没什么好处，又会白白增大系统功耗，还会影响速度。
所以后来就把一部分“砍”掉了。
也就是后面的LVTTL。
LVTTL又分3.3V、2.5V以及更低电压的LVTTL(Low Voltage TTL)。
3.3V LVTTL：Vcc：3.3V；VOH>=2.4V；VOL<=0.4V；VIH>=2V；VIL<=0.8V。
2.5V LVTTL：Vcc：2.5V；VOH>=2.0V；VOL<=0.2V；VIH>=1.7V；VIL<=0.7V。
更低的LVTTL不常用就先不讲了。
多用在处理器等高速芯片，使用时查看芯片手册就OK了。
TTL使用注意：TTL电平一般过冲都会比较严重，可能在始端串22欧或33欧电阻；TTL电平输入脚悬空时是内部认为是高电平。
要下拉的话应用1k 以下电阻下拉。
TTL输出不能驱动CMOS输入。
CMOS：Complementary Metal Oxide Semiconductor PMOS+NMOS。
Vcc：5V；VOH>=4.45V；VOL<=0.5V；VIH>=3.5V；VIL<=1.5V。
相对TTL有了更大的噪声容限，输入阻抗远大于TTL输入阻抗。
对应3.3V LVTTL，出现了LVCMOS，可以与3.3V的LVTTL直接相互驱动。
电平标准的知识
RS232电平或者说串口电平，有的甚至说计算机电平，所有的这些说法，指得都是计算机9针串口（RS232）的电平，采用负逻辑，－15v ~ －3v 代表1＋3v ~ ＋15v 代表0RS485电平和RS422电平由于两者均采用差分传输（平衡传输）的方式，所以它们的电平方式，一般有两个引脚A,B发送端AB间的电压差+2 ~ +6v 1-2 ~ -6v 0接收端AB间的电压差大于+200mv 1小于-200mv 0定义逻辑1为B>A的状态定义逻辑0为A>B的状态AB之间的电压差不小于200mv一对一的接头的情况下RS232 可做到双向传输，全双工通讯最高传输速率20kbpsRS422 只能做到单向传输，半双工通讯，最高传输速率10MbpsRS485双向传输，半双工通讯,最高传输速率10Mbps另外，总结下常用电平标准：现在常用的电平标准有TTL、CMOS、LVTTL、LVCMOS、ECL、PECL、LVPECL、RS232、RS485等，还有一些速度比较高的LVDS、GTL、PGTL、CML、HSTL、SSTL等。
下面简单介绍一下各自的供电电源、电平标准以及使用注意事项。
TTL：Transistor-Transistor Logic 三极管逻辑。
Vcc：5V；VOH>=2.4V；VOL<=0.5V；VIH>=2V；VIL<=0.8V。
因为2.4V与5V之间还有很大空闲，对改善噪声容限并没什么好处，又会白白增大系统功耗，还会影响速度。
所以后来就把一部分“砍”掉了。
也就是后面的LVTTL。
LVTTL又分3.3V、2.5V以及更低电压的LVTTL(Low Voltage TTL)。
3.3V LVTTL：Vcc：3.3V；VOH>=2.4V；VOL<=0.4V；VIH>=2V；VIL<=0.8V。
2.5V LVTTL：Vcc：2.5V；VOH>=2.0V；VOL<=0.2V；VIH>=1.7V；VIL<=0.7V。
FPGA芯片中支持不同io电平标准
在fpga芯片中支持不同io电平标准2008-06-06 15:15:39| 分类：FPGA AND DSP | 标签：|字号大中小订阅I/O BankingSome of the I/O standards described above require VCCO and/or VREF voltages. These voltages are externally supplied and connected to device pins that serve groups of IOBs, called banks. Consequently, restrictions exist about which I/O standards can be combined within a given bank. Eight I/O banks result from separating each edge of the FPGA into two banks (see Figure 3). The pinout tables show the bank affiliation of eachI/O (see Pinout Tables, Module 4). Each bank has multiple VCCO pins which must be connected to the same voltage. Voltage requirements are determined by the output standards in use.In the TQ144 and PQ208 packages, the eight banks have VCCO connected together. Thus, only one VCCO level is allowed in these packages, although different VREF values are allowed in each of the eight banks.Within a bank, standards may be mixed only if they use the same VCCO. [在spartan IIE的这两种封装中，每一个bank的io电引脚是连在一起的，而参考电平引脚是在不同的bank中是独立的，也就是说在所有bank中只能有一个io电平，每一个bank可以有自己的电平。
FPGA学习资料
1.18 查找表的原理与结构？
查找表（look-up-table）简称为 LUT，本质上是一个 RAM。目前 FPGA 中多使用 4 输 入的 LUT，所以每一个 LUT 可以看成一个有 4 位地址线的 16x1 的 RAM。 当用户通过原 理图或 HDL 语言描述了一个逻辑电路以后，PLD/FPGA 开发软件会自动计算逻辑电路的所 有可能的结果，并把结果事先写入 RAM，每输入一个信号进行逻辑运算就等于输入一个地 址进行查表，找出地址对应的内容，然后输出。
电平敏感的存储期间称为锁存器。 可分为高电平锁存器和低电平锁存器， 用于不同时钟 之间的信号同步。 由交叉耦合的门构成的双稳态的存储原件称为触发器。分为上升沿触发和下降沿触发。 可以认为是两个不同电平敏感的锁存器串连而成。前一个锁存器决定了触发器的建立时间， 后一个锁存器则决定了保持时间。
1.11 FPGA 芯片内有哪两种存储器资源？
1.19 ic 设计前端到后端的流程和 eda 工具？
设计前端也称逻辑设计，后端设计也称物理设计，两者并没有严格的界限，一般涉及到 与工艺有关的设计就是后端设计。 1：规格制定：客户向芯片设计公司提出设计要求。 2：详细设计：芯片设计公司（Fabless）根据客户提出的规格要求，拿出设计解决方 案和具体实现架构，划分模块功能。目前架构的验证一般基于 systemC 语言，对价后模型 的仿真可以使用 systemC 的仿真工具。例如：CoCentric 和 Visual Elite 等。 3：HDL 编码：设计输入工具：ultra ，visual VHDL 等 4：仿真验证：modelsim 5：逻辑综合：synplify 6：静态时序分析：synopsys 的 Prime Time 7：形式验证：Synopsys 的 Formality.
求3.3V转5V电平转换—FPGA实用？？
求3.3V转5V电平转换—FPGA实用？？话说最近用FPGA控制步进电机，因为电机的驱动芯片的控制信号等都是5V供电，FPGA输出的最高电压是3.3V，必须进行电平转换才能正常工作，同时也是对FPGA的保护，毕竟FPGA板子不便宜。
因为要控制两个电机，还有反馈，所以需要很多路，没有选择上拉电阻的方案，电路用的是74LVC4245A 芯片，是一款贴片芯片。
双向、8路、电平可控。
使用很简单。
就是要把贴片的芯片放到我的DIP的电路板上有点麻烦，不过还好，很省地方。
下面是网上收集的其他3.3V 5V 的方法：电平转换晶体管+上拉电阻法就是一个双极型三极管或MOSFET，C/D极接一个上拉电阻到正电源，输入电平很灵活，输出电平大致就是正电源电平。
(2) OC/OD 器件+上拉电阻法跟1) 类似。
适用于器件输出刚好为OC/OD 的场合。
(3) 74xHCT系列芯片升压(3.3V→5V)凡是输入与5V TTL 电平兼容的5V CMOS 器件都可以用作3.3V→5V 电平转换。
——这是由于3.3V CMOS 的电平刚好和5V TTL电平兼容（巧合），而CMOS 的输出电平总是接近电源电平的。
廉价的选择如74xHCT(HCT/AHCT/VHCT/AHCT1G/VHCT1G/...) 系列(那个字母T 就表示TTL 兼容)。
(4) 超限输入降压法(5V→3.3V, 3.3V→1.8V, ...)凡是允许输入电平超过电源的逻辑器件，都可以用作降低电平。
这里的'超限'是指超过电源，许多较古老的器件都不允许输入电压超过电源，但越来越多的新器件取消了这个限制(改变了输入级保护电路)。
例如，74AHC/VHC 系列芯片，其datasheets 明确注明'输入电压范围为0~5.5V'，如果采用3.3V 供电，就可以实现5V→3.3V 电平转换。
(5) 专用电平转换芯片最著名的就是164245，不仅可以用作升压/降压，而且允许两边电源不同步。
fpga io电平标准
fpga io电平标准
一般来讲，FPGA IO电平标准是由FPGA厂家或者模块的供应商指定的，而且可能会因为不同的设备而有所不同。
通常情况下，FPGA I/O电平标准可以有三个难度层次：18V，3.3V和2.5V。
具体标准由具体应用类型决定。
18V电平标准：
最常用的是18V电平，通常可以使用TTL电平（绿色或红色），高电平为+ 18V，低电平为- 18V。
3.3V电平标准：
使用3.3V电平标准大部分是以快速IO接口为主，如MIL-STD-1553，RS-485，ARRAY，UART，CAN，LPC接口等。
推荐使用Lvcmos 3.3V电平，通常只有高电平是+ 3.3V，没有负电平。
2.5V电平标准：
使用2.5V电平的情况比较少，主要应用在RS-232接口，CAN，TFT彩色液晶显示器等。
2.5V电平要求高电平为+ 2.5V，低电平为- 2.5V。
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1.0 常用的电平标准有:TTL、CMOS、LVTTL、LVCMOS、ECL、PECL、LVPECL、RS232、RS485等，还
有一些速度比较高的LVDS、GTL、PGTL、CML、HSTL、SSTL等。
各自的供电电源、电平标准以及使用注意事项:
1.1 TTL：Transistor-Transistor Logic 三极管结构。
Vcc：5V；VOH>=2.4V；VOL<=0.5V；VIH>=2V；VIL<=0.8V。
因为2.4V与5V之间还有很大空闲，对改善噪声容限并没什么好处，又会白白增大系统功耗，还会
影响速度。
所以后来就把一部分“砍”掉了。
也就是后面的LVTTL。
1.2 LVTTL又分3.3V、
2.5V以及更低电压的LVTTL(Low Voltage TTL)。
3.3V LVTTL：Vcc：3.3V；VOH>=2.4V；VOL<=0.4V；VIH>=2V；VIL<=0.8V。
2.5V LVTTL：Vcc：2.5V；VOH>=2.0V；VOL<=0.2V；VIH>=1.7V；VIL<=0.7V。
更低的LVTTL不常用就先不讲了。
多用在处理器等高速芯片，使用时查看芯片手册就OK了。
TTL使用注意：
A.> TTL电平一般过冲都会比较严重，可能在始端串22欧或33欧电阻；
B.> TTL电平输入脚悬空时是内部认为是高电平。
要下拉的话应用1k以下电阻下拉。
C.> TTL输出不能驱动CMOS输入。
1.3 CMOS：Complementary Metal Oxide Semiconductor PMOS NMOS。
Vcc：5V；VOH>=4.45V；VOL<=0.5V；VIH>=3.5V；VIL<=1.5V。
相对TTL有了更大的噪声容限，输入阻抗远大于TTL输入阻抗。
对应3.3V LVTTL，出现了LVCMOS ，可以与3.3V的LVTTL直接相互驱动。
3.3V LVCMOS：Vcc：3.3V；VOH>=3.2V；VOL<=0.1V；VIH>=2.0V；VIL<=0.7V。
2.5V LVCMOS：Vcc：2.5V；VOH>=2V；VOL<=0.1V；VIH>=1.7V；VIL<=0.7V。
CMOS使用注意：
A. CMOS结构内部寄生有可控硅结构，当输入或输入管脚高于VCC一定值(比如一些芯片是
0.7V
)时，电流足够大的话，可能引起闩锁效应，导致芯片的烧毁。
1.4 ECL：Emitter Coupled Logic 发射极耦合逻辑电路(差分结构)
Vcc=0V；Vee：-5.2V；VOH=-0.88V；VOL=-1.72V；VIH=-1.24V；VIL=-1.36V。
速度快，驱动能力强，噪声小，很容易达到几百M的应用。
但是功耗大，需要负电源。
为简化电源
，出现了PECL(ECL结构，改用正电压供电)和LVPECL。
PECL：Pseudo/Positive ECL ,Vcc=5V；VOH=4.12V；VOL=3.28V；VIH=3.78V；VIL=3.64V
LVPELC：Low Voltage PECL,Vcc=3.3V；VOH=2.42V；VOL=1.58V；VIH=2.06V；VIL=1.94V
ECL、PECL、LVPECL使用注意：不同电平不能直接驱动。
中间可用交流耦合、电阻网络或专用芯片
进行转换。
以上三种均为射随输出结构，必须有电阻拉到一个直流偏置电压。
(如多用于时钟的LVPECL：
直流匹配时用130欧上拉，同时用82欧下拉；交流匹配时用82欧上拉，同时用130欧下拉。
但两种
方式工作后直流电平都在1.95V左右。
)
1.5 前面的电平标准摆幅都比较大，为降低电磁辐射，同时提高开关速度又推出LVDS电平标准。
LVDS：Low Voltage Differential Signaling
差分对输入输出，内部有一个恒流源3.5-4mA，在差分线上改变方向来表示0和1。
通过外部的100欧
匹配电阻(并在差分线上靠近接收端)转换为±350mV的差分电平。
LVDS使用注意：可以达到600M以上，PCB要求较高，差分线要求严格等长，差最好不超过
10mil(0.25mm
)。
100欧电阻离接收端距离不能超过500mil，最好控制在300mil以内。
1.6 下面的电平用的可能不是很多，篇幅关系，只简单做一下介绍。
CML：是内部做好匹配的一种电路，不需再进行匹配。
三极管结构，也是差分线，速度能达到3G 以
上。
只能点对点传输。
1.7 GTL：类似CMOS的一种结构，输入为比较器结构，比较器一端接参考电平，另一端接输入信号。
1.2V
电源供电。
Vcc=1.2V；VOH>=1.1V；VOL<=0.4V；VIH>=0.85V；VIL<=0.75V
PGTL/GTL ：Vcc=1.5V；VOH>=1.4V；VOL<=0.46V；VIH>=1.2V；VIL<=0.8V
1.8 HSTL是主要用于QDR存储器的一种电平标准：一般有V¬CCIO=1.8V和V¬¬CCIO=1.5V。
和上面的GTL 相
似，输入为输入为比较器结构，比较器一端接参考电平(VCCIO/2)，另一端接输入信号。
对参考电平
要求比较高(1%精度)。
1.9 SSTL主要用于DDR存储器。
和HSTL基本相同。
V¬¬CCIO=
2.5V，输入为输入为比较器结构，比较器一
端接参考电平1.25V，另一端接输入信号。
对参考电平要求比较高(1%精度)。
HSTL和SSTL大多用在300M以下。
1.A RS232和RS485只简单提一下：
RS232采用±12-15V供电，我们电脑后面的串口即为RS232标准。
12V表示0，-12V表示1。
可以用MAX3232
等专用芯片转换，也可以用两个三极管加一些外围电路进行反相和电压匹配。
RS485是一种差分结构，相对RS232有更高的抗干扰能力。
传输距离可以达到上千米。