PLL锁相环电路
《应用于LVDS的锁相环电路研究》
《应用于LVDS的锁相环电路研究》一、引言随着现代电子技术的飞速发展，数据传输速率的要求日益提高，低电压差分信号传输（LVDS）技术因其低功耗、高速度和低噪声的特性，在高速数据传输领域得到了广泛应用。
锁相环（PLL）电路作为LVDS系统中的关键部分，其性能的优劣直接影响到整个系统的稳定性和传输质量。
因此，对应用于LVDS的锁相环电路进行研究具有重要的现实意义。
二、锁相环电路的基本原理锁相环电路是一种闭环相位控制系统，主要由鉴相器（PD）、环路滤波器（LF）和压控振荡器（VCO）三部分组成。
其基本原理是通过鉴相器比较输入信号和压控振荡器输出的信号之间的相位差，将相位差转换为电压或电流信号，经过环路滤波器的滤波后，控制压控振荡器的频率和相位，使输出信号的相位与输入信号的相位保持一致。
三、LVDS中锁相环电路的应用在LVDS系统中，锁相环电路主要用于实现数据的同步传输。
由于LVDS采用差分信号传输方式，要求发送端和接收端之间的时钟信号必须保持严格的同步。
锁相环电路通过捕获输入信号的相位信息，将其与压控振荡器输出的信号进行比对和调整，从而保证数据的准确传输。
四、应用于LVDS的锁相环电路设计要点在应用于LVDS的锁相环电路设计中，需要注意以下几个要点：1. 输入范围和稳定性：设计时应考虑到输入信号的范围、频率波动和噪声干扰等因素，确保鉴相器能够准确捕获输入信号的相位信息。
2. 环路滤波器的设计：环路滤波器的作用是滤除鉴相器输出的高频噪声和杂散信号，为压控振荡器提供稳定的控制信号。
设计时需要考虑滤波器的带宽、阶数和稳定性等因素。
3. 压控振荡器的选择：压控振荡器的性能直接影响到锁相环电路的频率和相位调整范围。
选择时需要考虑其频率范围、相位噪声、功耗和稳定性等因素。
4. 电路布局与调试：在电路布局和调试过程中，需要考虑到电磁干扰（EMI）和电磁兼容性（EMC）等问题，确保锁相环电路的稳定性和可靠性。
五、实验结果与分析通过实验验证了应用于LVDS的锁相环电路的有效性和性能。
毕业设计论文：PLL锁相环电路
1摘 要随着通信及电子系统的飞速发展，促使集成锁相环和数字锁相环突飞猛进。
本次毕业设计的主要任务是，采用0.180.18μμm CMOS 工艺，设计实现一个基于改进的鉴频鉴相器，压控振荡器，环路滤波器的全集成的CMOS PLL 锁相环电路，设计重点为PLL 锁相环电路的版图设计，设计工具为Laker 。
本论文介绍了PLL 锁相环电路的基本原理以及其完整的版图设计结果。
本次设计表明，采用该方案实现的锁相环电路主要功能工作正常，初步达到设计要求。
求。
关键词：PLL 锁相环电路，鉴频鉴相器，压控振荡器，环路滤波器，版图设计，0.180.18μμm CMOS 工艺工艺AbstractWith the development of the communications and electronic systems, the technology of the integrated PLL and digital PLL develops rapidly.The main task of graduation is to design and realize a fully integrated CMOS PLL circuit which is based on an improved phase detector, VCO, loop filter using the 0.18μm CMOS technology 0.18μm CMOS technology. The design focus on the layout of the PLL circuit, and the . The design focus on the layout of the PLL circuit, and the design tools is the Laker.This paper introduces the basic principles of PLL phase locked loop circuit and its comprehensive layout results. This design shows that the program implemented by the main function of PLL circuit is working well, and it meets the design requirements.Key words:PLL phase locked loop circuits, popularly used phase detectors, discrimination, VCO loop filter, layout design, 0.18 μm CMOS process目 录 (11)摘 要.............................................................................................................................. (22)Abstract .......................................................................................................................... (44)第1章 绪论................................................................................................................ (44)1.1 锁相技术的发展.............................................................................................. (44)1.2 锁相环路的主要特性......................................................................................1.3 PLL锁相环的应用领域 (5)第2章 基于CMOS锁相环的电路设计 (7)2.1 锁相环的基本组成.......................................................................................... (77) (77)2.2 锁相环工作原理.............................................................................................. (88)2.3 鉴相器..............................................................................................................2.3.1 鉴频鉴相器（PFD） (9) (110)2.3.2 鉴频鉴相器设计.................................................................................. (110)2.4 环路滤波器....................................................................................................11 (11)2.5 压控振荡器....................................................................................................第3章 关于COMS锁相环的版图设计 (12) (112)3.1 电路设计........................................................................................................3.2 版图设计........................................................................................................ (112) (113)3.2.1 版图设计规则检查.............................................................................. (113)3.2.2 注意事项..............................................................................................3.3 锁相环的版图设计........................................................................................ (115) (117)第4章 结束语............................................................................................................ (118)参考文献...................................................................................................................... (119)致谢..............................................................................................................................第1章 绪论1.1锁相技术的发展 锁相技术起源于20世纪30年代，提出无线电调幅信号的锁相同步检波技术。
简述锁相环电路的关键指标
简述锁相环电路的关键指标锁相环（PLL）是一种电路系统，它以某个外部参考信号为基准，通过比较输出信号和输入信号的相位差，实现信号的同步和跟踪。
锁相环电路广泛应用于通信、计算机、控制系统等领域，其关键指标对于性能和稳定性具有重要意义。
锁相环电路的关键指标有以下几个方面：1. 频率稳定性：频率稳定性是指锁相环输出信号的频率与参考信号的频率之间的稳定性。
一般情况下，频率稳定性可以用频率偏差和频率漂移来描述。
频率偏差是指锁相环输出信号的实际频率与参考信号频率之间的偏离程度，频率漂移是指锁相环输出信号的频率随时间的变化趋势。
在实际应用中，频率稳定性通常是评价锁相环电路性能的重要指标，特别是在无线通信系统中，频率稳定性的好坏直接影响到系统的性能和覆盖范围。
2. 锁定时间：锁定时间是指锁相环从失锁状态到稳定锁定状态所需的时间。
在实际应用中，锁定时间也是锁相环性能的重要指标之一。
一般情况下，锁相环的锁定时间越短越好，因为锁定时间短意味着锁相环能够更快地跟踪和同步输入信号。
在快速变化的环境中，锁定时间短可以使锁相环更好地适应信号的变化，保持稳定的工作状态。
3. 相位噪声：相位噪声是指锁相环输出信号的相位随机扰动的程度。
通常情况下，相位噪声可以通过相位噪声密度来描述。
相位噪声对于一些高精度的应用来说是非常重要的，比如雷达、卫星导航等系统，因为相位噪声的存在会影响到系统的精度和测量精度。
4. 抑制比：抑制比是指锁相环输出信号与输入信号的比较结果的信噪比。
在实际应用中，抑制比是评价锁相环抑制噪声和干扰的重要指标之一。
抑制比越大，意味着锁相环对输入信号的跟踪能力和抗干扰能力越强。
除了以上几个关键指标之外，锁相环的带宽、稳定性、幅度恢复时间、输出电平等指标也是需要考虑的重要因素。
带宽是指锁相环对输入信号的跟踪范围，通常用于描述锁相环的跟踪速度和跟踪能力。
在很多应用中，锁相环的带宽需要根据具体的要求来调整，以满足不同的跟踪和同步要求。
pll锁相环原理
pll锁相环原理PLL锁相环原理PLL锁相环是一种常见的电路，它可以将输入信号的频率和相位与参考信号同步。
PLL锁相环的原理是通过反馈控制，使输出信号的频率和相位与参考信号保持一致。
PLL锁相环广泛应用于通信、计算机、音频、视频等领域。
PLL锁相环由相位检测器、低通滤波器、振荡器和分频器组成。
相位检测器用于比较输入信号和参考信号的相位差，输出一个误差信号。
低通滤波器用于滤除误差信号中的高频成分，得到一个平滑的误差信号。
振荡器用于产生输出信号，其频率和相位受到误差信号的控制。
分频器用于将输出信号分频，以便与参考信号进行比较。
PLL锁相环的工作原理如下：首先，输入信号和参考信号经过相位检测器比较，得到一个误差信号。
然后，误差信号经过低通滤波器滤除高频成分，得到一个平滑的误差信号。
接着，平滑的误差信号控制振荡器产生输出信号，其频率和相位受到误差信号的控制。
最后，输出信号经过分频器分频，与参考信号进行比较，得到一个新的误差信号，反馈给相位检测器，形成一个闭环控制系统。
PLL锁相环的优点是具有高精度、高稳定性、快速响应等特点。
它可以将输入信号的频率和相位与参考信号同步，实现信号的精确控制和处理。
PLL锁相环在通信系统中广泛应用，例如频率合成器、时钟恢复器、调制解调器等。
在计算机系统中，PLL锁相环用于时钟同步、数据传输等方面。
在音频、视频系统中，PLL锁相环用于数字信号处理、数字时钟恢复等方面。
PLL锁相环是一种重要的电路，它可以实现信号的精确控制和处理。
它的原理是通过反馈控制，使输出信号的频率和相位与参考信号保持一致。
PLL锁相环在通信、计算机、音频、视频等领域都有广泛的应用。
锁相环
i (t ),o (t )
瞬时相位
uo (t ) U 2m cos[ot o (t )] U 2m coso 式中， 0 是为压控振荡器在输入控制电压为零或为直流
电压时的振荡频率，称为电路的固有振荡频率。设乘法器 的增益系数为Am，则鉴相器输出的误差电压ud(t)
在控制电压的作用下，输出信号频率在固有频率的基础上 按一定规律变化的振荡电路。
作用——使振荡频率向输入信号的频率靠拢，直至两者的频 率相同，相位差恒定。
3 锁相环的基本组成分析
3、压控振荡器（VCO）
输入输出特性（线性）：
o(t ) o Aouc(t )
Ao
压控灵敏度
3 锁相环的基本组成分析
pe(t ) AdAoAF(p )sin e(t ) pi(t )
瞬时频差 控制频差 固有频差
捕捉过程—环路由失锁进入锁定的过程
捕捉带(Δωp )—— 环路由失锁状态进入锁定状态所 允许信号频率偏离的最大值。
捕捉时间(τP )——环路由失锁状态进入锁定状态所 需的时间
跟踪过程—环路维持锁定的过程
1 锁相环路概述 一、基本概念（绪）
其中，当输出信号频率与输入信号频率相同时，输出信号与 输入信号之间的相位差同步（相位差为常数）。故称为锁相 环路，简称为锁相环。 其中，频率相同是目的，相位同步（锁定）是手段。 （具体）：锁相环将输入信号与输出信号间的相位进行比较， 产生相位误差电压，来调整输出信号的频率，最终达到：相 位锁定，信号同频。
则上式可写为
3 锁相环的基本组成分析
3、压控振荡器（VCO）
压控振荡器传递给鉴相器的反馈信号起作用的不是瞬时角 频率而是它的瞬时相位。 所以，VCO在锁相环中起了一次 积分作用，因此也称为环路中的固有积分环节。 对 o( t ) o Aouc(t ) 积分，得
PLL锁相环详解-经典收藏
PLL的概念我们所说的PLL。
其实就是锁相环路，简称为锁相环。
许多电子设备要正常工作，通常需要外部的输入信号与内部的振荡信号同步，利用锁相环路就可以实现这个目的。
锁相环路是一种反馈控制电路，简称锁相环（PLL）。
锁相环的特点是：利用外部输入的参考信号控制环路内部振荡信号的频率和相位。
因锁相环可以实现输出信号频率对输入信号频率的自动跟踪，所以锁相环通常用于闭环跟踪电路。
锁相环在工作的过程中，当输出信号的频率与输入信号的频率相等时，输出电压与输入电压保持固定的相位差值，即输出电压与输入电压的相位被锁住，这就是锁相环名称的由来。
目前锁相环主要有模拟锁相环，数字锁相环以及有记忆能力（微机控制的）锁相环。
PLL的组成锁相环通常由鉴相器（PD）、环路滤波器（LF）和压控振荡器（VCO）三部分组成，锁相环组成的原理框图如图8-4-1所示。
锁相环中的鉴相器又称为相位比较器，它的作用是检测输入信号和输出信号的相位差，并将检测出的相位差信号转换成uD（t）电压信号输出，该信号经低通滤波器滤波后形成压控振荡器的控制电压uC（t），对振荡器输出信号的频率实施控制。
压控振荡器（VCO）的基本概念调节可变电阻或可变电容可以改变波形发生电路的振荡频率，一般是通过人的手来调节的。
而在自动控制等场合往往要求能自动地调节振荡频率。
常见的情况是给出一个控制电压（例如计算机通过接口电路输出的控制电压），要求波形发生电路的振荡频率与控制电压成正比。
这种电路称为压控振荡器，又称为VCO或u-f转换电路。
压控振荡器是锁相环中关键部件，在实际应用中有很多种结构。
压控振荡器（VCO）电路的举例和原理利用集成运放就可以构成精度高、线性好的压控振荡器。
我们知道积分电路输出电压变化的速率与输入电压的大小成正比，如果积分电容充电使输出电压达到一定程度后，设法使它迅速放电，然后输入电压再给它充电，如此周而复始，产生振荡，其振荡频率与输入电压成正比。
即压控振荡器。
模拟电子技术基础 7.3锁相环路(PLL)PPT课件
LF
VCO
输入调频信号
输出解调信号
uＣ(t)
捕捉带 ＞ 输入调频信号的最大频偏
环路带宽＞输入调频信号中调制信号的频谱பைடு நூலகம்度
为实现不失真解调，要求：
2. 调幅波的同步检波
乘积型同步检波框图
AMXY
LPF
uO(t)
ur(t)
us(t)
同步信号利用PLL提取
2. 调幅波的同步检波
PDⅡ的输入信号只在上升沿起作用，故该PD能处理非常窄的脉冲。
工作波形
VCO输入
VDD
PDⅡ输出
u14
u3
u13
锁定指示：锁定时高电平 失锁时低电平
u1
u9
PDⅡ称为鉴频鉴相器，因为：
o
uD(t)
PLL基本方程 的含义？
PLL基本方程 的含义？
7.3 锁相环路
可以锁定相位，可以消除频率误差,实现频率的无误差跟踪
主要要求：
掌握PLL的基本组成、工作原理和锁定的概念。
了解PLL的相位模型和基本方程。
了解PLL的捕捉与跟踪。
7.3 锁相环路
了解集成PLL和PLL的应用。
7.3.1 锁相环路基本原理
一、 锁相环路基本组成
鉴相器（PD）：用以比较ui、 uo相位， 输出反映相位误差 的电压uD(t)
CMOS锁相环路CD4046简介
为数字PLL。内有两个PD、VCO、缓冲放大器、输入信号放大与整形电路、内部稳压器等。
具有电源电压范围宽（5~15V）、功耗低、输入阻抗高等优点。工作频率0~1MHz
内部VCO产生50%占空比的方波。输出电平可与TTL电平或CMOS电平兼容。
解调电压输出
锁相环PLL原理与应用
V V
2—9KHZ频率合成器
9V 100K 10K 47n
16 13 9
晶振
14
40 46
Uo 4
1K Hz
3
11
67 5 8
10 0K
1n
9V
3 16 RE SET
14
15
40 17
8
13
2 4 7 10 1 5 6 9 11
X2 X4 X6 X8 X1 X3 X5 X7 X9
3）拨盘开关式1—999KHZ
百位
A VD D
4X 100 K
8421
十位
A VD D
4X 100 K
8421
个位
A VD D
4）健盘置数式1—999KHZ频率合 成器 （P12）
• 就是用数字健盘以及某些数字IC替代拨盘 V开关构成1——999KHZ频率合成器。最终
应做到：当顺序按键盘旳任意三个健（如 5.9.2）时，则输出信号旳频率就为592KHz。 置数部分旳框图如图
捕获带旳测量
• 环路失锁后，缓慢变化信号源频率， 从高端或低端向４０４６Ａ旳中心 频率接近，当信号源频率分别为fＰ H和fＰL时，环路又锁定。则环路捕 获带ΔfP ＝ fPH－fPL。
f H f P fL f o L P f H H f H
ωn、ξ旳测量 P（8）
9V
9V
10K
W1
10K
16 15 14 13 12 11 10
9
晶振
14
4
OU T
1K Hz
PD 2
40 46
VC O
3
8
5 11 6
7
锁相环PLL原理与应用
Uφ(t) f2’
uc VCO
Ud(t)
对锁相环的另一种描述
uo Uo’(t)
反馈过程简单描述： ωo(t)↑→频差↓→ PD的直流分量↓→ LPF的直流分量↓→ ωo(t) ↓→频差↑→ PD的直流分量↑→ LPF的直流分量↑→ ωo(t)↑→循环往复 频差=0 → PD的直流分量=常数→ LPF的直流分量=常数→
用低通滤波器LPF将上式中的和频分量滤掉，剩下的差频分量作为压控振荡器的输入控制电压
u c A d sio n ( t ) t { o ( t ) [ [ ]i( t ) t i( t )]}
此时的ωi(t)为输入信号的瞬时振荡角频率， ωo(t)为输出信号的瞬时振荡角频率；φi (t)和φo(t)分别 为输入信号和输出信号的瞬时位相。瞬时频率（单位时间变化的弧度）和瞬时相位的关系为：
对一个二阶系统而言，就存在ωn、ξ。在同样的LPF条件下，VCO灵敏度越高， ξ越小（很快锁定）。
锁相环仿真前对一些基本仿真原件的认识
——VCO0
FM、VCO 信号相乘
一种由数字电路组成的鉴相器。 检测到输入信号过零时开启计数器；检测到参考信号过零时锁定计数器。其间计数器内的 计数值就是相位差的某种表达。该计数值经过A/D后就成为相位差某种表达模拟量。
RS触发器
ui PD
ud LPF
UI(t) f1
ui
ud
uc
uo
PD
LPF
VCO
鉴相器PD：是一个完成相位比较的单元，用来比较输入信号和基准信号的之间的相位。它的输出 电压正比于两个输入信号之相位差。
低通滤波器LPF：是一个有源频及其他的高频噪声），起平滑滤波的作用。通常由电阻、电容或电感等组成，有时也包含运 算放大器。
PLL电路的基本工作原理（1）
PLL电路的基本工作原理1.1PLL电路的三大组成各部分Phase lock loop锁相环电路适用于生成与输入信号同步的新的信号电路。
PLL电路基本上由三大部分组成：1）鉴相器（phase detector）鉴相器用于检测出两个输入信号的相位差。
鉴相器的工作方式多种多样，大部分是数字方式的，也有模拟方式工作的鉴相器，主要方式检测出两个信号上升沿的差。
2）环路滤波器（loop filter）环路滤波器是将鉴相器输出的含有波纹的直流信号平均化，将次变换为交流成分较少的低通滤波器。
环路滤波器滤除了滤除波纹的功能外，还有一个重要的功能，即决定稳定进行PLL环路控制的传输特性。
稳定的PLL电路的环路滤波特性是非常重要的。
关系到整个系统的性能。
3）压控振荡器（voltage controlled osillator）压控振荡器就是用输入的直流信号控制振荡频率，它是一种可变频振荡器。
1.1.2PLL的应用与频率合成器在图中可以看到，将输入信号与VCO输出信号进行比较，控制两个信号使其保持相位同步。
两个输入信号同相位，当然也可以对频率进行同样的控制，这样一来就可以是VCo输出的振荡频率能够跟踪输入信号的频率了。
这时，VcO的振荡频率变化由环路滤波器的时间常数决定。
时间常数越大，频率的变化越慢；时间常数越小，频率变化越快。
这样，VCo的振荡频率同步跟踪输入信号的频率。
在图中若跟踪速度设计得当，由VCO可得到接受信号或与电磁波同步的信号。
例如，接受电磁波信号中叠加有噪声时，VCO立即停止接收该信号，不收噪声影响，VCO与接收信号平品均频率稳定同步，并持续振荡。
另外，在图中，若VCO输出与鉴相器输入之间接入分频器，则输入频率与VCO输出频率的分频频率同步。
也就是说，VCO的振荡频率对输入信号的分频频率进行控制。
因此，若在PLL输入信号中加上由晶振等产生的稳定频率信号，并对分频器的频率进行切换，则由VCO的输出得到与输入频率同样精度的分频信号。
PLL(锁相环)电路原理及设计 [收藏]
![PLL(锁相环)电路原理及设计 [收藏]](https://img.taocdn.com/s3/m/ca8d027601f69e3143329497.png)
PLL(锁相环)电路原理及设计[收藏]PLL(锁相环)电路原理及设计在通信机等所使用的振荡电路，其所要求的频率范围要广，且频率的稳定度要高。
无论多好的LC振荡电路，其频率的稳定度，都无法与晶体振荡电路比较。
但是，晶体振荡器除了可以使用数字电路分频以外，其频率几乎无法改变。
如果采用PLL(锁相环)(相位锁栓回路，PhaseLockedLoop)技术，除了可以得到较广的振荡频率范围以外，其频率的稳定度也很高。
此一技术常使用于收音机，电视机的调谐电路上，以及CD唱盘上的电路。
一PLL(锁相环)电路的基本构成PLL(锁相环)电路的概要图1所示的为PLL(锁相环)电路的基本方块图。
此所使用的基准信号为稳定度很高的晶体振荡电路信号。
此一电路的中心为相位此较器。
相位比较器可以将基准信号与VCO (Voltage Controlled Oscillator……电压控制振荡器)的相位比较。
如果此两个信号之间有相位差存在时，便会产生相位误差信号输出。
(将VCO的振荡频率与基准频率比较，利用反馈电路的控制，使两者的频率为一致。
)利用此一误差信号，可以控制VCO的振荡频率，使VCO的相位与基准信号的相位(也即是频率)成为一致。
PLL(锁相环)可以使高频率振荡器的频率与基准频率的整数倍的频率相一致。
由于，基准振荡器大多为使用晶体振荡器，因此，高频率振荡器的频率稳定度可以与晶体振荡器相比美。
只要是基准频率的整数倍，便可以得到各种频率的输出。
从图1的PLL(锁相环)基本构成中，可以知道其是由VCO，相位比较器，基准频率振荡器，回路滤波器所构成。
在此，假设基准振荡器的频率为fr，VCO的频率为fo。
在此一电路中，假设frgt;fo时，也即是VC0的振荡频率fo比fr低时。
此时的相位比较器的输出PD 会如图2所示，产生正脉波信号，使VCO的振荡器频率提高。
相反地，如果frlt;fo时，会产生负脉波信号。
(此为利用脉波的边缘做二个信号的比较。
锁相环路(PLL)电路设计实例
软件实现PLL的代码示例
01
```systemverilog
02
// 定义PLL模块
03
module pll(input wire clk_in, output reg clk_out);
软件实现PLL的代码示例
01
parameter FREF = 100e3; // 参考频率
02
parameter N = 10; // 分频比
相位保持一致。
电荷泵型PLL的电路实现
电荷泵由两个开关和两个电容 组成，一个开关用于充电，另
一个用于放电。
当输入信号与VCO输出信号 的相位存在误差时，电荷泵 的开关会根据误差信号的极 性进行切换，从而在电容上
积累或释放电荷。
电容上的电荷量会转换为电压 信号，该电压信号通过低通滤 波器平滑后，用于调整VCO的
频率。
电荷泵型PLL的性能分析
01
电荷泵型PLL具有较高的带宽和较快的响应速度，因此适用于高 速数据传输和无线通信等应用。
02
由于电荷泵型PLL采用电荷传输方式，因此对电源噪声和电磁干
扰较为敏感，需要采取相应的措施进行抑制。
电荷泵型PLL的另一个优点是易于集成，因此适合于大规模生产
03
和应用。
04
软件实现PLL的代码示例
assign clk_out = div_by_n;
always @(posedge clk_in) begin phase_error <= #1 ($posedge clk_in ? 32'hFFFFFFFF : phase_error 1);
软件实现PLL的代码示例
PLL电路设计实例：模拟型 PLL
一文让你彻底明白“什么是锁相环PLL及其工作原理”
一文让你彻底明白“什么是锁相环PLL及其工作原理”锁相环（Phase-Locked Loop，简称PLL）是一种广泛应用于通信、数据传输、时钟同步等领域的电子电路。
它在这些应用中起着重要的作用，可以解决信号同步、频率合成、相位调制等问题。
本文将详细介绍什么是锁相环、它的工作原理，以及一些常见的应用场景。
一、什么是锁相环锁相环是一种反馈控制系统，通过比较输入信号的相位与参考信号的相位之间的差异来调整输出信号的相位和频率，使得输出信号与参考信号保持相位和频率的一致。
原理上，锁相环通过不断采样输入信号，并将其与参考信号进行比较，然后根据比较结果调整输出信号的相位和频率。
通过这种方式，锁相环可以将输入信号的频率和相位稳定在与参考信号一致的状态下。
一般来说，锁相环由锁相检测器、低通滤波器、电压控制振荡器和频率分割器等主要组成。
二、锁相环的工作原理1. 锁相检测器（Phase Detector）：锁相检测器是锁相环的核心部分。
它用于比较输入信号的相位差异，并产生一个误差信号。
常见的锁相检测器有相位比较器、采样比较器等。
相位比较器将输入信号和参考信号进行比较，并输出一个高电平或低电平的信号，表示输入信号相位与参考信号的相位关系。
2. 低通滤波器（Low Pass Filter）：低通滤波器用于平滑锁相检测器输出的误差信号，减小噪声的影响。
它通过将误差信号经过滤波器，然后输出平滑后的信号给电压控制振荡器。
3. 电压控制振荡器（Voltage-Controlled Oscillator，简称VCO）：电压控制振荡器是锁相环的另一个关键组件。
它的输出频率与输入电压成线性关系，即输出频率随着输入电压的变化而变化。
通过改变电压控制振荡器的输入电压，即通过低通滤波器输出的信号，可以调整输出信号的频率，从而使得输出信号与参考信号的频率一致。
4. 频率分割器（Frequency Divider）：频率分割器用于将电压控制振荡器的输出频率分割成较低的频率。
锁相环(PLL)的工作原理
锁相环(PLL)的工作原理1．锁相环的基本组成许多电子设备要正常工作，通常需要外部的输入信号与内部的振荡信号同步，利用锁相环路就可以实现这个目的。
锁相环路是一种反馈控制电路，简称锁相环（PLL,Phase-Locked Loop）。
锁相环的特点是：利用外部输入的参考信号控制环路内部振荡信号的频率和相位。
因锁相环可以实现输出信号频率对输入信号频率的自动跟踪，所以锁相环通常用于闭环跟踪电路。
锁相环在工作的过程中，当输出信号的频率与输入信号的频率相等时，输出电压与输入电压保持固定的相位差值，即输出电压与输入电压的相位被锁住，这就是锁相环名称的由来。
锁相环通常由鉴相器（PD,Phase Detector）、环路滤波器（LF,Loop Filter）和压控振荡器（VCO,Voltage Controlled Oscillator）三部分组成，锁相环组成的原理框图如图8-4-1所示。
锁相环中的鉴相器又称为相位比较器，它的作用是检测输入信号和输出信号的相位差，并将检测出的相位差信号转换成u D（t）电压信号输出，该信号经低通滤波器滤波后形成压控振荡器的控制电压u C（t），对振荡器输出信号的频率实施控制。
2．锁相环的工作原理锁相环中的鉴相器通常由模拟乘法器组成，利用模拟乘法器组成的鉴相器电路如图8-4-2所示。
鉴相器的工作原理是：设外界输入的信号电压和压控振荡器输出的信号电压分别为：（8-4-1）（8-4-2）式中的ω0为压控振荡器在输入控制电压为零或为直流电压时的振荡角频率，称为电路的固有振荡角频率。
则模拟乘法器的输出电压u D为：用低通滤波器LF将上式中的和频分量滤掉，剩下的差频分量作为压控振荡器的输入控制电压u C （t）。
即u C（t）为：（8-4-3）式中的ωi为输入信号的瞬时振荡角频率，θi（t）和θO（t）分别为输入信号和输出信号的瞬时位相，根据相量的关系可得瞬时频率和瞬时位相的关系为：即（8-4-4）则，瞬时相位差θd为:（8-4-5）对两边求微分，可得频差的关系式为（8-4-6）上式等于零，说明锁相环进入相位锁定的状态，此时输出和输入信号的频率和相位保持恒定不变的状态，u c（t）为恒定值。
不同频率的pll,对参考时钟摆幅的要求
不同频率的pll，对参考时钟摆幅的要求
PLL（锁相环）是一种反馈电路，用于将一个电路板上的时钟相位与外部时序信号同步。
PLL的工作原理是将外部信号的相位与压控晶体振荡器（VCXO）产生的时钟信号的相位进行比较，然后调整振荡器时钟信号的相位以匹配参考信号的相位，从而实现两个信号的同相。
在PLL中，参考时钟的摆幅会对PLL的性能产生影响。
理论上，参考时钟的摆幅越大，PLL的跟踪速度和噪声抑制能力越强。
因此，对于不同频率的PLL，对参考时钟摆幅的要求可能会有所不同。
一般来说，为了获得更好的性能，建议选择摆幅较大的参考时钟。
然而，在实际应用中，PLL的性能不仅仅取决于参考时钟的摆幅，还受到其他因素的影响，如环路带宽、滤波器设计等。
因此，对于具体的PLL应用，需要根据实际需求和系统要求进行综合设计和考虑。
如果需要更深入和具体的信息，建议查阅相关的锁相环（PLL）设计和应用资料，或者咨询相关领域的专家。
pll数字锁相环原理
1引言锁相环是一种能使输出信号在频率和相位上与输入信号同步的电路，即系统进入锁定状态(或同步状态)后，震荡器的输出信号与系统输入信号之间相差为零，或者保持为常数。
传统的锁相环各个部件都是由模拟电路实现的，一般包括鉴相器(PD)、环路滤波器(LF)、压控振荡器(VCO)三个环路基本部件。
随着数字技术的发展，全数字锁相环ADPLL(AllDigital Phase-Locked Loop)逐步发展起来。
所谓全数字锁相环，就是环路部件全部数字化，采用数字鉴相器、数字环路滤波器、数控振荡器构成锁相环路，并且系统中的信号全是数字信号。
与传统的模拟电路实现的锁相环相比，由于避免了模拟锁相环存在的温度漂移和易受电压变化影响等缺点，从而具备可靠性高、工作稳定、调节方便等优点。
全数字锁相环的环路带宽和中心频率编程可调，易于构建高阶锁相环，并且应用在数字系统中时，不需A／D及D／A转换。
在调制解调、频率合成、FM立体声解码、图像处理等各个方面得到广泛的应用。
随着电子设计自动化(EDA)技术的发展，可以采用大规模可编程逻辑器件(如CPLD或FPGA)和VHDL语言来设计专用芯片ASIC和数字系统。
本文完成了全数字锁相环的设计，而且可以把整个系统嵌入SoC，构成片内锁相环。
2全数字锁相环的体系结构和工作原理74XX297是出现最早，应用最为广泛的一款全数字锁相环，在本文中以该芯片为参考进行设计、分析。
ADPLL基本结构如图1所示，主要由鉴相器、K变模可逆计数器、脉冲加减电路和除N计数器4部分构成。
K变模计数器和脉冲加减电路的时钟分别为M fc和2Nfc。
这里fc是环路中心频率，一般情况下M和N都是2的整数幂。
2.1鉴相器常用的鉴相器有两种类型：异或门(XOR)鉴相器和边沿控制鉴相器(ECPD)。
异或门鉴相器比较输入信号Fin相位和输出信号Fout相位之间的相位差θe，并输出误差信号Se作为K变模可逆计数器的计数方向信号。
锁相环原理及应用
锁相电路（PLL）及其应用自动相位控制（APC）电路，也称为锁相环路（PLL），它能使受控振荡器的频率和相位均与输入参考信号保持同步，称为相位锁定，简称锁相。
它是一个以相位误差为控制对象的反馈控制系统，是将参考信号与受控振荡器输出信号之间的相位进行比较，产生相位误差电压来调整受控振荡器输出信号的相位，从而使受控振荡器输出频率与参考信号频率相一致。
在两者频率相同而相位并不完全相同的情况下，两个信号之间的相位差能稳定在一个很小的范围内。
目前，锁相环路在滤波、频率综合、调制与解调、信号检测等许多技术领域获得了广泛的应用，在模拟与数字通信系统中已成为不可缺少的基本部件。
一、锁相环路的基本工作原理1．锁相环路的基本组成锁相环路主要由鉴频器（PD）、环路滤波器（LF）和压控振荡器（VCO）三部分所组成，其基本组成框图如图3-5-16所示。
图1 锁相环路的基本组成框图将图3-5-16的锁相环路与图1的自动频率控制（AFC）电路相比较，可以看出两种反馈控制的结构基本相似，它们都有低通滤波器和压控振荡器，而两者之间不同之处在于：在AFC环路中，用鉴频器作为比较部件，直接利用参考信号的频率与输出信号频率的频率误差获取控制电压实现控制。
因此，AFC系统中必定存在频率差值，没有频率差值就失去了控制信号。
所以AFC系统是一个有频差系统，剩余频差的大小取决于AFC系统的性能。
在锁相环路（PLL）系统中，用鉴相器作为比较部件，用输出信号与基准信号两者的相位进行比较。
当两者的频率相同、相位不同时，鉴相器将输出误差信号，经环路滤波器输出控制信号去控制VCO ，使其输出信号的频率与参考信号一致，而相位则相差一个预定值。
因此，锁相环路是一个无频差系统，能使VCO 的频率与基准频率完全相等，但二者间存在恒定相位差（稳态相位差），此稳态相位差经鉴相器转变为直流误差信号，通过低通滤波器去控制VCO ，使0f 与r f 同步。
2．锁相环路的捕捉与跟踪过程当锁相环路刚开始工作时，其起始时一般都处于失锁状态，由于输入到鉴相器的二路信号之间存在着相位差，鉴相器将输出误差电压来改变压控振荡器的振荡频率，使之与基准信号相一致。
硬件锁相环电路
硬件锁相环（Phase-Locked Loop，简称PLL）是一种常用的电路设计技术，主要用于实现频率合成、时钟恢复和数据同步等功能。
它由相位比较器、环路滤波器、控制电压源和振荡器等组成。
在硬件锁相环电路中，相位比较器用于比较输入信号与参考信号的相位差，并将差值输出给环路滤波器。
环路滤波器对相位差进行滤波处理，以产生一个控制电压。
控制电压源根据环路滤波器的输出来调节振荡器的频率或相位，使得输入信号与参考信号的相位差最小化。
通过不断调整振荡器的频率或相位，硬件锁相环电路可以将输入信号的频率合成到期望的频率，实现频率合成的功能。
同时，它还可以用于恢复时钟信号的稳定性，对于需要高精度时钟的应用非常有用。
此外，硬件锁相环电路还广泛应用于数据通信系统中的数据同步功能。
通过锁定接收端的本地时钟与发送端的时钟相位，可以确保数据传输的准确性和可靠性。
总结来说，硬件锁相环电路是一种基于相位比较和反馈控制原理的电路设计技术，可以实现频率合成、时钟恢复和数据同步等功能。
它在通信、计算机、测量和控制等领域有着广泛的应用。
PLL
PLL：为锁相回路,用来统一整合时脉讯号,使内存能正确的存取资料。
锁相环是一种反馈电路，其作用是使得电路上的时钟和某一外部时钟的相位同步。
PLL通过比较外部信号的相位和由压控晶振（VCXO）的相位来实现同步的，在比较的过程中，锁相环电路会不断根据外部信号的相位来调整本地晶振的时钟相位，直到两个信号的相位同步。
在数据采集系统中，锁相环是一种非常有用的同步技术，因为通过锁相环，可以使得不同的数据采集板卡共享同一个采样时钟。
因此，所有板卡上各自的本地80MHz和20MHz时基的相位都是同步的，从而采样时钟也是同步的。
因为每块板卡的采样时钟都是同步的，所以都能严格地在同一时刻进行数据采集。
通过锁相环同步多块板卡的采样时钟所需要的编程技术会根据您所使用的硬件板卡的不同而不同。
对于基于PCI总线的产品（M系列数据采集卡，PCI数字化仪等），所有的同步都是通过RTSI总线上的时钟和触发线来实现的；这时，其中一块版板卡会作为主卡并且输出其内部时钟，通过RTSI线，其他从板卡就可以获得这个用于同步的时钟信号，对于基于PXI总线的产品，则通过将所有板卡的时钟于PXI内置的10MHz 背板时钟同步来实现锁相环同步的。
/support/devices/pll_clock/basics/pll-basics.html---------------------------------------------------------------------------------------------PLL在电子电路中的应用PLL即锁相环，基本原理图是：输入信号－> 鉴相器－> 低通滤波器－> 压控振荡器－> 输出信号|_____________________ |鉴相器有两个输入，分别是输入信号和压控振荡器的输出信号，在二者相位差和频率差不是很大的情况下，鉴相器的输出与两输入信号之差成正比，鉴相器的输出为模拟信号，其通过低通滤波器虑除高频杂波，后进入压控振荡器，压控振荡器的输出频率随其输入电压的改变而改变。
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R2 10 0K
-5 V R3
10 0K
VCO
Uo
PLL锁相环电路
三、环路开环增益（KH）的测量
• 当鉴相器比较两同相信号时，UF = 0，VC0 振荡于fmin; 当鉴相器比较两反相信号时， UF = VDD，VCO振荡于fmax
• 在理想情况下 • KH = 2(fmax - fmin)
U P L V i U
PLL锁相环电路
捕捉带的测量
• 环路失锁后，缓慢改变信号源频率，
从高端或低端向４０４６Ａ的中心
频率靠近，当信号源频率分别为fＰ H和fＰL时，环路又锁定。则环路捕 捉带ΔfP ＝ fPH－fPL。
fHL fPL f o fPH fHH
f
PLL锁相环电路
ωn、ξ的测量 P（8）
9V
9V
10K
W1
1 0K
PLL锁相环电路
-
同步带ωH，捕捉带ωp 和VCO 中 心频率ωo的 关系
o P H
PLL锁相环电路
实验原理及步骤 P（4）
• CD4046原理图 Ui 14
4046
A1
P D1
16 V CC
2
3
4
6
11 7
V CO
12
5
8
P D2
+ A2
-
13 1
9
10
15
PLL锁相环电路
实验一、PLL参数测试（P5）
PLL锁相环电路
• 但当信号源频率远大于（高端）或远小于 （低端）４０４６Ａ的中心频率时，Ui波 形还保持稳定清晰，但Uo不能保持稳定清 晰，这就是失锁。记下刚出现失锁时的Ui 频率即高端频率fHH和低端频率fHL，则同步 带ΔfH ＝ fHH－fHL 。由于我们用的是 PD1，是异或门相鉴器，当Ui和Uo为分数 倍数关系时，也可能出现两个稳定的波形， 这种情况应认为是“失锁”。只有出现两 个同频的稳定波形时才认为是“锁定
dt
KOUF
• 二．鉴相器（PD） • Ud = Kd *θ • Kd 为鉴相灵敏度 • • 三．压控振荡器（VCO） （P2） • ωo（t）= ωom + K0 UF（t） • K0——VCO控制特性曲线的斜率，常
称为VCO的控制灵敏度，或称压控灵 敏度。
PLL锁相环电路
四、环路滤波器，这里仅讨论 无源比例积分滤波器
• 其传递函数为： R1
KF(s)U UO i((ss))s(1 s2 21 )1Ui
R2
Uo
C
• 式中：τ1 = R1 C
•
τ2 = R2 C
PLL锁相环电路
• 当锁相环处于锁定状态时，鉴相器
（PD）的两输入端一定是两个频率
完全一样但有一定相位差的信号。如
果它们的频率不同，则在压控振荡器
（VCO）的输入端一定会产生一个
种可能 Vo
L R
欠阻尼 临界阻尼
Vi
Vo
C
过阻尼
t
PLL锁相环电路
当锁相环的输入信号的相位有一个 阶跃跳变时，输出信号相位的变化 也有三种情况
Vi Vo
Qo
欠阻尼
临界阻尼
过阻尼
t
PLL锁相环电路
ωn、ξ就是指欠阻尼振荡时的 振荡频率和和阻尼系数
PLL锁相环电路
六、锁相环的同步和捕捉
• 同步状态：锁相环的输出频率（或 VCO的频率）ωo能跟踪输入频率 ωi的工作状态，称为同步状态（或 锁定状态），在同步状态下，始终 有ωo = ωi。这时如果用示波器观 察Vi与Vo,即使单路触发，两个波 形都是清晰稳定的。
PLL锁相环电路
第一部分：锁相环基本原理（P1）
• 一、锁相环基本组成
• 一个典型的锁相环（PLL）系统，是由鉴相 器（PD），压控荡器（VCO）和低通滤波 器（LPF）三个基本电路组成
Ud = Kd (θi–θo)
UF = Ud F（s）
Ui PD
L P FV C O U o
PLL锁相环电路
do
PLL锁相环电路
实验二、PLL应用实验
• 一、PLL频率合成器实验 • 二、PLL调频（FM）解调 • 三、锁相式双音多频信号
（DTMF）解码器 • 四、 PLL 数字调谐实验 • 五、设计5 / 6分频器
PLL锁相环电路
实验目的
• 通过上述实验，使大家对由 模拟电路、数字电路组成的 硬件系统的设计、电路的搭 接、故障的分析判断、故障 的排除得到一次锻炼。
• 一、压控灵敏度KO的测量
9V
9V
1K
1M
1 0K
1 0K
16 15 14 13 12 11 10 9 4 04 6
12345678
数字电压表
频率计
1n
PLL锁相环电路
二、鉴相灵敏度Kd的测量。
信号源Ui PD1
40 46B
40 46A
LPF +12V
R1 10 0K
32 4+1 2VRw -5 VPLL锁相环电路
Vi
Vo
• 同步带：在锁相环保持同步的
条件下，输入频率ωi的最大变 化范围，称为同步带宽，用 ωH 表示。超出此范围，环路 则失锁。
PLL锁相环电路
捕捉带
• 失锁时，ωoωi，如果从两个方向 设法改变ωi，使ωi向ωo靠拢，进 而使ωo =（ωi－ωo），当ωo 小到某一数值时，环路则从失锁进 入锁定状态。这个使PLL经过频率 牵引最终导致入锁的频率范围称为 捕捉带ωp。
锁相环PLL原理与应用
第一部分：锁相环基本原理 一、锁相环基本组成 二、鉴相器（PD） 三、压控振荡器（VCO） 四、环路滤波器（LPF） 五、固有频率ωn和阻尼系数 的物 理意义 六、同步带和捕捉带
PLL锁相环电路
• 第二部分：锁相环实验
• 实验一、PLL参数测试 • 一、压控灵敏度KO的测量 • 二、鉴相灵敏度Kd的测量 • 三、环路开环增益（KH）的测量 • 四、同步带和捕捉带的测量 • 五、 ωn、ξ的测量
16 15 14 13 12 11 10
9 100u
Ui
4046B
控制信号使压控振荡器的振荡频率发
生变化，最终使鉴相器（PD）的两
输入信号（一个是锁相环的输入信号
Vi, 一个是压控振荡器的输出信号Vo）
的频率完全一样，则环路系统处于稳
定状态。
PLL锁相环电路
五、系统的固有频率ωn和阻尼系数
的物理意义
（P3）
• 一个ＲＬＣ串联电路，当输入端加一
个阶跃电压时，输出端电压变化有三
U
i
PLL锁相环电路
同步带的测量
• 调信号源（图11）频率约为４０４６ Ａ的中心频率。示波器分别测Ui和Uo， 并以Ui作为示波器的触发同步信号， 频率计测Ui，这时示波器可显示两个 稳定的波形，即Ui和Uo是锁定的。在 一定范围内缓慢改变信号源频率，可 看到两个波形的频率同时变化，且都 保持稳定清晰，这就是跟踪。