超前进位加法器的设计分解

沈阳航空航天大学

课程设计报告

课程设计名称：计算机组成原理课程设计课程设计题目：超前进位加法器的设计院（系）：计算机学院

专业：计算机科学与技术

班级：

学号：

姓名：

指导教师：

完成日期：2014年01月10日

沈阳航空航天大学课程设计报告

目录

第1章总体设计方案 (2)

1.1设计原理 (2)

1.2设计思路 (3)

1.3设计环境 (3)

第2章详细设计方案 (4)

2.1顶层方案图的设计与实现 (4)

2.1.1顶层方案的整体设计 (4)

2.1.2元器件选择和引脚锁定 (5)

2.2功能模块的设计与实现 (6)

2.2.1 八位超前进位加法器的设计与实现 (6)

2.3功能仿真调试 (8)

第3章编程下载与硬件测试 (10)

3.1编程下载 (10)

3.2硬件测试及结果分析 (10)

参考文献 (12)

附录 (13)

第1章总体设计方案

1.1 设计原理

将n个全加器相连可得n位加法器，但是加法时间较长。解决的方法之一是采用“超前进位产生电路”来同时形成各位进位，从而实现快速加法。超前进位产生电路是根据各位进位的形成条件来实现的。

四位超前进位加法器的设计：

①只要满足下述两个条件中的任一个，就可形成C1，（1）X1，Y1均为1；（2）X1,Y1任一个为1，且进位C0为1。由此，可以得到C1的表达式为：C1=X1*Y1+(X1+Y1)*C0；

②只要满足下述条件中任一个即可形成C2，（1）X2，Y2均为1；（2）X2，Y2任一为1，且X1，Y1均为1；（3）X2，Y2任一为1，同时X1，Y1任一为1，且C0为1。由此，可以得到C2的表达式为：C2=X2*Y2+(X2+Y2)*X1*Y1+(X2+Y2)*(X1+Y1)*C0；

③同理，有C3，C4表达式如下：

C3=X3*Y3+(X3+Y3)*X2*Y2+(X3+Y3)*(X2+Y2)*X1*Y1

+(X3+Y3)*(X2+Y2)*(X1+Y1)*C0；

C4=X4*Y4+(X4+Y4)*X3*Y3+(X4+Y4)*(X3+Y3)*X2*Y2

+(X4+Y4)*(X3+Y3)*(X2+Y2)*X1*Y1+(X4+Y4)*(X3+Y3)*(X2+Y2)*(X1+Y1)*C0。

引入进位传递函数Pi和进位产生函数Gi。它们的定义为：

Pi=Xi+Yi

Gi=Xi*Yi

P1的意义是：当X1，Y1中有一个为1时，若有进位输入，则本位向高位传送此进位，这个进位可以看成是低位进位越过本位直接向高位传递的。G1的意义是：当X1，Y1均为1时，不管有无进位输入，本位定会产生向高位的进位。

将Pi、Gi代入C1到C4式子中，便可得到：

C1=G1+P1*C0；式（1.1.1）

C2=G2+P2*G1+P2*P1*C0；式（1.1.2）C3=G3+P3*G2+P3*P2*G1+P3*P2*P1*C0；式（1.1.3）C4=G4+P4*G3+P4*P3*G2+P4*P3*P2*G1+P4*P3*P2*P1*C0；式（1.1.4）1.2 设计思路

八位超前进位加法器的设计：

一个八位超前进位加法器，它可以由2个四位超前进位加法器模块来构成。四位超前进位加法器采用Schematic设计输入方式，顶层的八位超前进位加法器采用原理图设计输入方式。在四位超前进位加法器的设计中，运用门电路进行控制，并且给上述设计进行定位，所设计的Schematic程序电路经过编译、检测、调试过后生成.bit文件并且下载到XCV200可编程逻辑芯片中，经过COP2000测试并验证设计的正确性。

1.3设计环境

在设计超前进位加法器过程中，采用Xilinx Foundation F3.1可编程器件开发软件，对于硬件，在实验设计过程中，用到了伟福COP2000型计算机组成原理实验仪、XCV200实验板、微机。

第2章详细设计方案

2.1 顶层方案图的设计与实现

顶层方案图主要实现一位全加器的逻辑功能，采用原理图设计输入方式完成，超前进位加法器电路的是实现基于XCV200可编程逻辑芯片。在完成原理图的功能设计后，经过检测调试，把输入/输出信号通过引脚编号安排到XCV200指定的引脚上去，最终实现芯片的引脚锁定。

2.1.1顶层方案的整体设计

顶层图形文件主要由2个四位超前进位加法器构成，总共17位输入，9位输出。顶层图形文件由Xilinx Foundation F3.1软件编辑得到相应的模块，顶层图形的整体设计如下图2.1所示：

图 2.1八位超前进位加法器整体设计图

2.1.2元器件选择和引脚锁定

（1）元器件的选择

由于在设计的过程中，硬件设计环境是基于伟福COP2000型计算机组成原理实验仪和XCV200实验板，故采用的目标芯片为Xilinx XCV200可编程逻辑芯片。（2）引脚锁定

在Xilinx Foundation F3.1上面完成软件的设计之后，把顶层图形文件中的输入/输出信号用引脚编号安排到Xilinx XCV200芯片指定的引脚上去，从而实现芯片的设计电路的引脚锁定，各信号及Xilinx XCV200芯片引脚对应关系如下表2.1所示：

表 2.1 信号和芯片引脚对应关

输入信号XCV200芯片引脚输出信号XCV200芯片引脚

U1 A1 94 U1 S1 147

U1 A2 95 U1 S2 152

U1 A3 96 U1 S3 178

U1 A4 97 U1 S4 184

U2 A1 100 U2 S1 185

U2 A2 101 U2 S2 203

U2 A3 102 U2 S3 111

U2 A4 103 U2 S4 110

U1 B1 79 U2 C4 78

U1 B2 80

U1 B3 81

U1 B4 82

U2 B1 84

U2 B2 85

U2 B3 86

U2 B4 87

U1 C0 63