杭州电子科技大学数字电路期末考试试卷及答案

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电子科技大学期末数字电子技术考试题a卷-参考答案

电子科技大学二零零九至二零一零学年第二学期期末考试数字逻辑设计及应用课程考试题 A 卷（120分钟）考试形式：闭卷考试日期2010年7月12日课程成绩构成：平时 20 分，期中 20 分，实验 0 分，期末 60 分一、To fill your answers in the blanks （1’×25）1. If [X]10= - 110, then [X]two's-complement =[ ]2,[X]one's-complement =[ ]2. (Assumed the number system is 8-bit long) 2. Performing the following number system conversions: A. [10101100]2=[ 0 ]2421B. [1625]10=[01001 ]excess-3C. [ 1010011 ]GRAY =[10011000 ]8421BCD3. If ∑=C B A F ,,)6,3,2,1(, then F D ∑=C B A ,,( 1，4，5，6 )=C B A ,,∏(0，2，3，7 ).4. If the parameters of 74LS-series are defined as follows: V OL max = 0.5 V , V OH min = 2.7 V , V IL max = 0.8 V , V IH min = 2.0 V , then the low-state DC noise margin is 0.3V ,the high-state DC noise margin is 0.7V .5. Assigning 0 to Low and 1 to High is called positive logic. A CMOS XOR gate in positive logic is called XNOR gate in negative logic.6. A sequential circuit whose output depends on the state alone is called a Moore machine.7. To design a "001010" serial sequence generator by shift registers, the shift register should need 4 bit as least.8. If we use the simplest state assignment method for 130 sates, then we need at least8state variables.9. One state transition equation is Q*=JQ'+K'Q. If we use D flip-flop to complete the equation, the D input terminal of D flip-flop should be have the function D= JQ'+K'Q.10.Which state in Fig. 1 is ambiguous D11.A CMOS circuit is shown as Fig. 2, its logic function z= A’B’+ABFig. 1 Fig. 212.If number [A]two's-complement =01101010 and [B]one's-complement =1001, calculate [A-B]two's-complement and indicate whether or not overflow occurs.(Assumed the number system is 8-bit long)[A-B]two's-complement = 01110000, overflow no13. If a RAM’s capacity is 16K words × 8 bits, the address inputs should be 14bits; We need 8chips of 8K ⨯8 bits RAM to form a 16 K ⨯ 32 bits ROM..14. Which is the XOR gate of the following circuit A .15.There are 2n－n invalid states in an n-bit ring counter state diagram.16.An unused CMOS NOR input should be tied to logic Low level or 0 .17.The function of a DAC is translating the Digital inputs to the same value of analogoutputs.二、Complete the following truth table of taking a vote by A,B,C, when more than two of A,B,C approve a resolution, the resolution is passed; at the same time, the resolution can’t go through if A don’t agree.For A,B,C, assume 1 is indicated approval, 0 is indicated opposition. For the F,A B C F三、The circuit to the below realizes a combinational function F of four variables. Fill in the Karnaugh map of the logic function F realized by the multiplexer-based circuit. (6’)四、(A) Minimize the logic function expressionF = A·B + AC’ +B’·C+BC’+B’D+BD’+ADE(H+G) （5’）F = A·B + AC’ +B’·C+BC’+B’D+BD’ = A·(B ’C )’ +B’·C+BC’+B’D+BD’= A +B’·C+BC’+B’D+BD’+C ’D (或= A +B’·C+BC’+B’D+BD’+CD ’)= A +B’·C+BD’+C ’D (或= A + BC’+B’D +CD ’)(B) To find the minimum sum of product for F and use NAND-NAND gates to realize it （6’）),,,(Z Y X W F Π(1,3,4,6,9,11,12,14)------3分 F= X ’Z ’+XZ -----2分 =( X ’Z ’+XZ)’’=(( X ’Z ’)’(XZ)’)’ ------1分五、Realize the logic function using one chip of 74LS139 and two NAND gates.（8’）∑=)6,2(),,(C B A F ∑=)3,2,0(),,(E D C GF(A,B,C)=C’∑(1,3) ---- 3分 G(C,D,E)=C’∑(0,2,3) ----3分-六、Design a self-correcting modulo-6 counter with D flip-flops. Write out the excitation equations and output equation. Q2Q1Q0 denote the present states, Q2*Q1*Q0* denote the next states, Z denote the output. The state transition/output table is as following.（10’）Q2Q1Q0Q2*Q1*Q0*Z000 100 0100 110 0110 111 0111 011 0011 001 0001 000 1激励方程式：D2=Q0’（2分，错-2分）D1=Q2 （2分，错-2分）D0=Q1 （2分，错-2分）修改自启动：D2=Q0 +Q2Q1’（1分，错-1分）D1=Q2+Q1Q0’（1分，错-1分）D0=Q1+Q2Q0 （1分，错-1分）输出方程式：Z=Q1’Q0 （1分，错-1分）得分七、Construct a minimal state/output table for a moore sequential machine, that will detect the input sequences: x=101. If x=101 is detected, then Z=1.The input sequences DO NOT overlap one another. The states are denoted with S0~S3.（10’）For example:X：0 1 0 1 0 0 1 0 1 0 1 1 0 1 1 0 0 0 1 1 ……Z：0 0 0 1 0 0 0 0 1 0 0 0 0 1 0 0 0 0 0 0 ……state/output table八、Please write out the state/output table and the transition/output table and theexcitation/output table of this state machine.（states Q2 Q1=00~11, use the state name A~D ）（10’）Transition/output table State/output table Excitation/output table（4分）（3分）（3分）评分标准：转移/输出表正确，得4分；每错一处扣0.5分，扣完4分为止；由转移/输出表得到状态/输出表正确，得3分；每错一处扣0.5分，扣完3分为止；激励/输出表正确，得3分；每错一处扣0.5分，扣完3分为止。

数字电路2011期末考试题-参考解答

电子科技大学2010 -2011学年第二学期期末考试 A 卷课程名称：_数字逻辑设计及应用__ 考试形式：闭卷考试日期：20 11 年7 月7 日考试时长：_120___分钟课程成绩构成：平时30 %，期中30 %，实验0 %，期末40 %本试卷试题由__六___部分构成，共__6___页。

I. Fill your answers in the blanks(2’ X 10=20’)1. A parity circuit with N inputs need N-1XOR gate s. If the number of “1” in an N logic variables set, such as A、B、C、…W, is even number, then__________A B C W⊕⊕⊕⋅⋅⋅⋅⊕=0 .2. A circuit with 4 flip-flops can store 4bit binary numbers, that is, include 16 states at most.3. A modulo-20 counter circuit needs 5 D filp-flops at least. A modulo-288 counter circuit needs 3 4-bit counters of 74x163 at least.4. A 8-bit ring counter has 8 normal states. If we want to realize the same number normal states, we need a 4bit twisted-ring counter.5. If the input is 10000000 of an 8 bit DAC, the corresponding output is 5v. Then an input is 00000001 to the DAC, the corresponding output is 5/128 (0.0391) V; if an input is 10001000, the corresponding DAC output is 5.3125V.II. Please select the only one correct answer in the following questions.(2’ X 5=10)B ) chips of 4K ⨯4 bits RAM to form a 16 K ⨯ 8 bits RAM.A) 2 B) 8 C) 4 D) 162. To design a "01101100" serial sequence generator by shift registers, we need a( A)-bit shift register as least.A) 5 B) 4 C) 3 D) 63. For the following latches or flip-flops, ( B) can be used to form shift register.A) S-R latch B) master-slave flip-flop C) S-R latch with enable D) S’-R’ latch4. Which of the following statements is correct? ( C )A) The outputs of a Moore machine depend on inputs as well as the states.B) The outputs of a Mealy machine depend only on the states.C) The outputs of a Mealy machine depend on inputs as well as the states. D) A), B), C) are wrong.5. There is a state/output table of a sequential machine as the table 1, what the input sequences isdetected? ( D )A) 11110 B) 11010 C) 10010 D) 10110Table 1III.Analyze the sequential-circuit as shown in figure 1. [15’]1. Write out the excitation equations, transitionequations and output equation. [5’]2. Assume the initial state is Q 2Q 1=00, complete thetiming diagram for Q 2 ,Q 1 and Z.( Don ’t need consider propagation delay of each component)[10’]Figure-1解答：激励方程: D 1=Q 1⊕Q 2，D 2= Q /1+ Q /2转移方程：Q 1 *= D 1=Q 1⊕Q 2，Q 2 *=D 2= Q /1+ Q /2 输出方程：Z= Q 1•Q 2IV. Design a Mealy sequential detector with one input x and one output z. If and only if xdescribe the state meaning and finish the state/output table. [15] Example ： x ：0 1 0 1 1 1 1 0 0 1 1 0 0 1 1 1 1 1 z ：0 0 0 0 0 0 1 0 0 1 0 0 0 1 0 0 1 1XState meaningS 0 1 Initial A A,0 B,0 Received 1 B C,0 D,0 Received 10 C E,0 B,0 Received 11 D C,0 F,0 Received 100 E A,0 B,1 Received 111 F C,0F,1S*,ZV. Analyze the circuit as shown below, which contains a 74x163 4-bit binary counter, a 74x138[15’] ’ output F. [5’]2. Write out the sequence of states for the 74x161 in the circuit. [7’]3. Describe the modulus(模) of the circuit. [3’]解答：F=D2=Y6/=(QDQCQBQA /)/ 状态序列：0,1,2,3,4,5,6,7,8,9,10,11,12,13,14,0,1,2，… M=15VI.the state transition sequence is 0→2→4→1→3→0→…with the binary code. 1. Fill out the transition/output table. [8’]2. Write out the excitation equations and output equation. [4’]3. List the complete transition/output table, and check the self-correct. [3’] transition/output table ： 74X161的功能表输入当前状态下一状态输出CLR_L LD_L ENT ENP QD QC QB QA QD* QC* QB* QA* RCO 0 X X X X X X X 0 0 0 0 1 0 X X X X X X D C B A 1 1 0 X X X X X QD QC QB QA 1 1 X 0 X X X X QD QC QB QA 1 1 1 1 0 0 0 0 0 0 0 1 1 1 1 1 0 0 0 1 0 0 1 0 1 1 1 1 0 0 1 0 0 0 1 1 1 1 1 1 0 0 1 1 0 1 0 0complete transition/output table:输出方程：Z=Q1Q0检查自启动：当Q2Q1Q0=101，可得下一状态为001；当Q2Q1Q0=110，可得下一状态为101；当Q2Q1Q0=111，可得下一状态为001。

数字电子技术期末考试题及答案(经典)

xxx~xxx学年第x学期《数字电子技术》期末复习题第一部分题目一、判断题（每题2分,共30分。

描述正确的在题号前的括号中打“√”，错误的打“×”）【】1、二进制有0 ~ 9十个数码，进位关系为逢十进一。

【】2、（325）8 ＞（225）10【】3、十进制数整数转换为二进制数的方法是采用“除2取余法”。

【】4、在二进制与十六进制的转换中，有下列关系：（100111010001）2=（9D1）16【】5、8421 BCD码是唯一能表示十进制数的编码。

【】6、十进制数85的8421 BCD码是101101。

【】7、格雷码为无权码，8421 BCD为有权码。

【】8、数字电路中用“1”和“0”分别表示两种状态,二者无大小之分。

【】9、逻辑变量的取值，１比０大。

【】10、在逻辑代数中，逻辑变量和函数均只有0和1两个取值，且不表示数量的大小。

【】11、逻辑运算1+1=1【】12、逻辑运算A+1+0=A【】13、因为逻辑表达式A+B+AB=A+B成立，所以AB=0成立。

【】14、在时间和幅度上均不连续的信号是数字信号，所以语音信号是数字信号。

【】15、逻辑函数的运算次序为：先算括号内，后算括号外；先求与，再求或，最后求非。

【】16、AB A C BC AB A C++=+【】17、逻辑函数表达式的化简结果是唯一的。

【】18、逻辑真值表、逻辑表达式、逻辑图均是逻辑关系的描述方法。

【】19、n个变量组成的最小项总数是2n个。

【】20、逻辑函数的化简方法主要有代数化简法和卡诺图化简法。

【】21、逻辑函数化简过程中的无关项一律按取值为0处理。

【】22、数字电路中晶体管工作在开关状态，即不是工作在饱和区，就是工作在截止区。

【】23、TTL或非门的多余输入端可以接高电平。

【】24、某一门电路有三个输入端A、B、C，当输入A、B、C不全为“1”时，输出Y为“0”，输入A、B、C全为高电平“1”时，输出Y为“1”，此门电路是或门电路。

电子科大数字电路期末试题半期测验

电子科大数字电路期末试题半期测验————————————————————————————————作者：————————————————————————————————日期：电子科技大学二零零七至二零零八学年第二学期期中考试“数字逻辑设计及应用”课程考试题期中卷（120分钟）考试形式：闭卷考试日期 2008年4月26日课程成绩构成：平时 20 分，期中 20 分，实验 0 分，期末60 分一二三四五六七八九十合计一、选择填空题（单选、每空2分，共30分）1-1．与十进制数 (0. 4375 )10 等值的二进制数表达是 ( A ) A. ( 0.0111 ) 2 B. ( 0.1001 ) 2 C. ( 0.0101 ) 2 D. ( 0.01101 ) 2 1-2．与十六进制数（FD ．A ）16等值的八进制数是( A )8A. ( 375.5 )8B. ( 375.6 )8C. ( 275.5 )8D. ( 365.5)8 1-3．与二进制数(11010011) 2 对应的格雷码表达是 ( C ) GrayA. ( 11111010 ) GrayB. (00111010 ) GrayC. ( 10111010 )GrayD. (11111011 ) Gray 1-4．下列数字中与(34.42)8 相同的是（ B ）A.（011010.100101）2B.（1C.88）16 C.（27.56）10D.（54.28）5 1-5．已知[A]补=（10010011），下列表达式中正确的是（ C ）A. [–A]反=（01101100）B. [A]反=（10010100）C. [-A]原=（01101101）D. [A]原=（00010011）1-6．一个十六路数据选择器，其选择控制输入端的数量为（ A ）A ．4个 B. 6个 C. 8个 D. 3个1-7．四个逻辑相邻的最小项合并，可以消去（ B ）个因子。

电子科大数字电路,期末试题101102半期考试试卷-答案

电子科技大学二零零九年至二零一零学年第二学期“数字逻辑设计及应用”课程考试题（半期）（120分钟）考试日期2011年4月23日一二三四五六七八九十总分评卷教师I. To fill the answers in the “( )” (2’ X 19=38)1. [1776 ]8 = ( 3FE )16 = ( 1111111110 )2= ( 1000000001 ) Gray .2. (365)10 = ( 001101100101 )8421BCD＝( 001111001011 ) 2421 BCD.3.Given an 12-bit binary number N. if the integer’s part is 9 bits and the fraction’s part is 3 bits ( N = a8 a7 a6 a5 a4 a3 a2 a1 a0 . a-1 a-2 a-3), then the maximum decimal number it can represent is ( 511.875 ); the smallest non-zero decimal number it can represent is ( 0.125 ).4. If X’s signed-magnitude representation X SM is（110101）2, then it’s 8-bit two’s complement representation X2’s COMP is( 11101011 ) , and (–X)’s 8-bit complement representation (–X) 2’s COMP is ( 00010101 )2 .5. If there are 2011 different states, we need at least ( 11 ) bits binary code to represent them.6.If a positive logic function expression is F=AC’+B’C(D+E)，then the negative logic function expression F = ( (A+C’)(B’+(C+DE)) ).7. A particular Schmitt-trigger inverter has V ILmax = 0.7 V, V IHmin = 2.1 V, V T+= 1.7 V, and V T-= 1.3 V, V OLmax=0.3V, V OHmin=2.7V. Then the DC noise margin in the HIGH state is ( 0.6V ), the hysteresis is ( 0.4V ). 8.The unused CMOS NAND gate input in Fig. 1 should be tied to logic ( 1 ).Fig.1Circuit of problem I-89. If number [ A ] two’s-complement =11011001and [ B] two’s-complement=10011101 , calculate[-A-B ]two’s-complement, [-A+B ]two’s-complement and indicate whether or not overflow occurs.[-A-B ] two’s-complement=[ 10001010 ], overflow: [ yes ][-A+B ] two’s-complement=[ 11000100 ], overflow: [ no ].10.The following logic diagram Fig.2 implements a function of 3-variable with a 74138. The logic function can be expressed as F (A,B,C) = ∑A,B,C ( 0,1,2 ).Fig.2 Circuit of problem I-10II. There is only one correct answer in the following questions.(3’ X 9 = 27)1. Which of the following Boolean equations is NOT correct? ( B )A) A+0=A B) A1 = AC) D)2. Suppose A2’s COMP =（1011），B2’s COMP =（1010），C2’s COMP =（0010）. In the following equations, the most unlikely to produce overflow is（ C ）。

电子科技大学“计算机科学与技术”《数字逻辑设计及应用》23秋期末试题库含答案

电子科技大学“计算机科学与技术”《数字逻辑设计及应用》23秋期末试题库含答案第1卷一.综合考核(共20题)1.若A+B=A+C，则一定是B=C。

()A.错误B.正确2.CMOS电路的电源电压只能使用+5V。

()A.错误B.正确3.电平异步时序逻辑电路不允许两个或两个以上输入信号()A、同时为0B、同时为1C、同时改变D、同时出现4.逻辑式A(A+B)(A+B+C)(A+B+C+D)=()A、AB、A+BC、A+B+CD、A+D5.若AB+AC=1，则一定是A=1。

()A.错误B.正确6.下列哪个不是基本的逻辑关系()。

A、与B、或C、非D、与非7.逻辑代数的三种基本运算是()A、与B、或C、非D、相除8.9.10.移位寄存器可以用作数据的串/并变换。

()A、错误B、正确11.欲将JK触发器作成翻转触发器，最简单的方法是令J=1，K=1。

()A.错误B.正确12.扭环形计数器都是不能自启动的。

()A、错误B、正确13.施密特触发器可以用来鉴别脉冲幅度。

()A、错误B、正确14.若A+B=A+C，则一定是B=C。

()A、错误B、正确15.下列说法中，()不是逻辑函数的表示方法。

A、真值表和逻辑表达式B、卡诺图和逻辑图C、波形图和状态图D、逻辑图16.电平异步时序逻辑电路中各反馈回路之间的竞争是由于状态编码引起的。

() T、对F、错17.18.逻辑代数的三种基本运算是()。

A.与B.或C.非D.相除19.下列电路中，是时序电路的是()。

A.二进制译码器B.移位寄存器C.数值比较器D.编码器20.移位寄存器可以用作数据的串/并变换。

()A.错误B.正确第1卷参考答案一.综合考核1.参考答案：A2.参考答案：A3.参考答案：C4.参考答案：A5.参考答案：B6.参考答案：D7.参考答案：ABC10.参考答案：B11.参考答案：B12.参考答案：A13.参考答案：B14.参考答案：A15.参考答案：C16.参考答案：F18.参考答案：ABC19.参考答案：B20.参考答案：B。

现代数字电子技术基础_杭州电子科技大学中国大学mooc课后章节答案期末考试题库2023年

现代数字电子技术基础_杭州电子科技大学中国大学mooc课后章节答案期末考试题库2023年1.从大到小依次排列下列数据 (120)10, (10011010)2 , (117)8 , (B4)16。

正确的顺序为答案:(B4)16 > (10011010)2 > (120)10 > (117)82.二进制数111001的余3码是答案:100010103.8421BCD码的1000相当于十进制的数值答案:84.求[X]原=1.1101的真值和补码，求[x]反=0.1111的补码答案:-0.1101; 1.0011; 0.11115.已知十进制数为92，其对应的余3码为：答案:(11000101)余3码6.要表达一个逻辑函数常见的方法有答案:其余都是7.试选择下图门电路的输出状态答案:高阻态8.集成电路74LS245的内部结构如图所示，试说明该电路的逻辑功能。

答案:双向传输，当C=0，X的信号传送到Y；当C=1，Y的信号传送到X9.试写出图中NMOS门电路的输出逻辑表达式。

答案:10.标准或-与式是由（）构成的逻辑表达式。

答案:最大项相与11.卡诺图上变量的取值顺序是采用（）的形式，以便能够用几何上相邻的关系表示逻辑上的相邻。

答案:循环码12.已知逻辑电路如图所示，分析该电路的逻辑功能：答案:13.引起组合逻辑电路中竟争与冒险的原因是答案:电路延时14.已知某电路的真值表如下，该电路的逻辑表达式为答案:Y=AB+C15.八选一数据选择器74151组成的电路如图所示，则输出函数为答案:16. 7４153是四选一数据选择器，电路如下。

则Ｙ的表达式是答案:17.以下电路中常用于总线应用的有答案:三态门18.若F（A，B，C）=∑m（1，3，4，7），以下叙述正确的是：答案:F的反函数是∑m（0，2，5，6）19.可以直接实现线与的器件答案:集电极开路门20.三变量逻辑函数F(A,B,C)= A+BC，以ABC为顺序组成最小项表示中不含下列哪项答案:m1m2m0。

杭电数字电路期末试题(朱西旦)

一，选择、填空、判断（2X10分）（实际考试并没有遇到判断题）
二，基本题（5X6分）
1，用卡诺图化简逻辑函数
2，已知门电路。

写出表达式，列出真值表，说明该电路完成的功能
3，已知函数直接写出反函数及它的对偶式（不需要化简）
4，画出触发器在所示输入波形作用下的输出波形
5，分析74LS290/74LS161构成的电路，画出状态转换图，判断该电路是一个几制计数器
三，综合（5X10）
1，分析图中的时序电路，画出状态图，指明其计数器类型、模值和能否自动启动2，试用一片3-8译码器74LS138及最少与非门实现电路。

列出真值表，写出表达式，画出逻辑电路图
3，用1片8选1数据选择器74LS151及最少量与非门实现函数
4，已知函数，写出输出最小项之和的表达式，画出PROM阵列图
5，用一块74LS290/74LS161及最少量与门电路实现
小结：基本每年的题目都是这样，或许会有些小改动，每次临近期末的时候，朱老师都会在课堂上展示类似以上的考试题型，所以最后几节课一定要记得去上哦。

针对以上内容，做一些例题基本上就能应付考试了（时序电路和触发器可能需要多花些工夫）。

电子技术应用实验(数字电路综合实验)_电子科技大学中国大学mooc课后章节答案期末考试题库2023年

电子技术应用实验2（数字电路综合实验）_电子科技大学中国大学mooc课后章节答案期末考试题库2023年1.用数字示波器双踪测量不同频率的相关信号时，应选哪个信号为触发源？参考答案:频率低的信号2.约束文件中“set_property PULLDOWN true [get_ports {col[3]}]”是？参考答案:将第3列下拉至低电平3.若工程中只使用矩阵键盘中的一个按键,则参考答案:可以不需要按键扫描4.在本次实验示例中，将行列式键盘的行值定义为参考答案:输出信号5.如果要求不仅能显示16进制数，还要包括"-"，那么显示译码器接收的数据至少应为参考答案:5位6.实现6位数码管动态显示16进制数时，可以不改写哪部分的代码？参考答案:显示译码器部分7.如果你要在一个工程中添加自定义的IP核，首先应在Project manager中点击参考答案:Settings8.IP核的意思是参考答案:知识产权核9.如果实现5位数码管动态显示，则电路中计数器的位数至少为参考答案:310.所介绍的555多谐振荡器电路中，振荡周期的改变与（）有关。

参考答案:电容C_电阻R2_电阻R111.所介绍的555多谐振荡器电路中，占空比的改变与（）无关。

参考答案:电容C12.对于本次实验中的多谐振荡器电路，若要实现其输出矩形波的振荡频率约为160Hz，占空比约为89%。

所选择的电阻R1和R2的比值约为（）。

参考答案:7:113.对于本次实验中的多谐振荡器电路，若要实现其输出矩形波的振荡频率约为4700Hz，可供选择的电阻R1和R2值约为10千欧姆，则电容C应选取（）。

参考答案:0.01微法14.所介绍的555多谐振荡器电路中，当VCC（引脚8端）为9V，电压控制端（引脚5）悬空，则该多谐振荡器Vc（2、6脚）处三角波的幅度大约为（）。

参考答案:3V15.用视频中介绍的方法产生占空比为50%的分频信号输出，将50MHz信号分频为2KHz，如果计数器计数值从0依次加一到999循环，那么输出频率为？参考答案:25KHz16.假如clr是清零端，通过语句always@(posedge CP or posedge clr)，可以知道clr是哪一种清零？参考答案:异步清零17.在过程块中哪种赋值语句必须按照编写顺序依次执行？参考答案:阻塞式赋值18.非阻塞式赋值的赋值运算符是？参考答案:<=19.在always块中，应该采用哪种赋值？参考答案:过程赋值20.在verilog语言中，下面哪个符号不能用作设计源文件或约束文件里的注释符号？参考答案:*21.本实验中门电路构成的单稳触发器输出信号的脉冲幅度和以下哪些因素有关？参考答案:门电路的电源电压_最后一个与非门的器件类型22.根据实验电路中给出的参数，这个单稳触发器最大定时时间可能是？参考答案:约4uS23.本实验中门电路构成的单稳触发器电路对输入信号的触发条件为？参考答案:下降沿触发24.施密特触发器和单稳态触发器都可以对脉冲实现整形，这两种电路对脉冲整形后，那种电路可以得到相同的脉宽？参考答案:单稳态触发器25.在Verilog语言中关于if-else语句说法不正确的是？参考答案:有一条if语句就有一条对应的else语句26.实验开发板的时钟为50MHZ，实验中要求设计的计数器时钟为5HZ，则分频器的分频比应为多少？采用实验介绍的分频方法，verilog语句中的分频计数范围应设为多少？参考答案:10M, 0~499999927.在本实验内容一的顶层模块连接图中，对应模块u2正确的例化语句应该是？参考答案:counter10 u2(。

电子科大数字电路_期末试题0708_2半期考试

电子科技大学二零零七至二零零八学年第二学期期中考试“数字逻辑设计及应用”课程考试题期中卷（120分钟）考试形式：闭卷考试日期 2008年4月26日课程成绩构成：平时 20 分，期中 20 分，实验 0 分，期末60 分1-1．与十进制数 (0. 4375 )10 等值的二进制数表达是 ( A )A. ( 0.0111 ) 2B. ( 0.1001 ) 2C. ( 0.0101 ) 2D. ( 0.01101 ) 2 1-2．与十六进制数（FD ．A ）16等值的八进制数是( A )8A. ( 375.5 )8B. ( 375.6 )8C. ( 275.5 )8D. ( 365.5)8 1-3．与二进制数(11010011) 2 对应的格雷码表达是 ( C ) GrayA. ( 11111010 ) GrayB. (00111010 ) GrayC. ( 10111010 )GrayD. (11111011 ) Gray 1-4．下列数字中与(34.42)8 相同的是（ B ）A.（011010.100101）2B.（1C.88）16 C.（27.56）10D.（54.28）5 1-5．已知[A]补=（10010011），下列表达式中正确的是（ C ）A. [–A]反=（01101100）B. [A]反=（10010100）C. [-A]原=（01101101）D. [A]原=（00010011）1-6．一个十六路数据选择器，其选择控制输入端的数量为（ A ）A ．4个 B. 6个 C. 8个 D. 3个1-7．四个逻辑相邻的最小项合并，可以消去（ B ）个因子。

A. （ 1 ）B. （ 2 ）C. （ 3 ）D.（ 4 ）1-8．设A 补=（1001），B 补=（1110），C 补=（0010），在下列4种补码符号数的运算中，最不可能产生溢出的是（ D ）A. [A-C]补B. [B-C]补C. [A+B]补D. [B+C]补 1-9．能够实现“线与”的CMOS 门电路叫（ D ）A. （与门）B. （或门）C. （集电极开路门）D. （漏极开路门） 1-10．CMOS 三输入或非门的实现需要（ C ）个晶体管。

电子科大数字电路,期末试题0708-2半期考试

………密………封………线………以………内………答………题………无………效……电子科技大学二零零七至二零零八学年第二学期期中考试“数字逻辑设计及应用”课程考试题期中卷（120分钟）考试形式：闭卷考试日期 2008年4月26日课程成绩构成：平时 20 分，期中 20 分，实验 0 分，期末60 分1-1．与十进制数 (0. 4375 )10 等值的二进制数表达是 ( A ) A. ( 0.0111 ) 2 B. ( 0.1001 ) 2 C. ( 0.0101 ) 2 D. ( 0.01101 ) 2 1-2．与十六进制数（FD ．A ）16等值的八进制数是( A )8A. ( 375.5 )8B. ( 375.6 )8C. ( 275.5 )8D. ( 365.5)8 1-3．与二进制数(11010011) 2 对应的格雷码表达是 ( C ) GrayA. ( 11111010 ) GrayB. (00111010 ) GrayC. ( 10111010 )GrayD. (11111011 ) Gray 1-4．下列数字中与(34.42)8 相同的是（ B ）A.（011010.100101）2B.（1C.88）16 C.（27.56）10D.（54.28）5 1-5．已知[A]补=（10010011），下列表达式中正确的是（ C ）A. [–A]反=（01101100）B. [A]反=（10010100）C. [-A]原=（01101101）D. [A]原=（00010011）1-6．一个十六路数据选择器，其选择控制输入端的数量为（ A ）A ．4个 B. 6个 C. 8个 D. 3个1-7．四个逻辑相邻的最小项合并，可以消去（ B ）个因子。

电子科技大学《数字逻辑设计及应用》20春期末考试

(单选题)1: EPROM是指（）
A: 随机读写存储器
B: 只读存储器
C: 可擦可编程只读存储器
D: 电可擦可编程只读存储器
正确答案: C
(单选题)2: 下面各个组成部分，对于一个时序逻辑来说，不可缺少的是（）A: mealy型输出
B: 输入
C: moore型输出
D: 存储单元
正确答案: D
(单选题)3: n级触发器构成的环形计数器，其有效循环的状态数为（）
A: n个
B: 2n个
C: 2n-1个
D: 2n个
正确答案: A
(单选题)4: 脉冲异步时序逻辑电路的输入信号可以是（）
A: 模拟信号
B: 电平信号
C: 脉冲信号
D: 以上都不正确
正确答案: C
(单选题)5: 组合逻辑电路输出与输入的关系可用（）描述
A: 真值表
B: 状态表
C: 状态图
D: 以上均不正确
正确答案: A
(单选题)6: 一块十六选一的数据选择器，其数据输入端有（??? ??）个
A: 16
B: 8
C: 4
D: 2
正确答案: A
(单选题)7: 数字系统中，采用（）可以将减法运算转化为加法运算
A: 原码。

电子技术应用实验(数字电路基础实验)_电子科技大学中国大学mooc课后章节答案期末考试题库2023年

电子技术应用实验1（数字电路基础实验）_电子科技大学中国大学mooc课后章节答案期末考试题库2023年1.电源电压为5V的TTL门电路的阈值电压最接近以下哪个值？参考答案:1V2.电源电压为5V的CMOS门电路的阈值电压大约为多少？参考答案:2.5V3.用芯片74LS00（4个2输入与非门）实现反相器，未使用的引脚应该如何处理？参考答案:接另一个输入引脚_直接悬空_接5V电源4.在测量电源电压Vcc时，实验箱上指示灯亮，用万用表测量电源电压为5V，但示波器测出为0V，原因可能是示波器探头耦合方式未设置为（）。

参考答案:直流5.在Verilog语言中assign语句是？参考答案:连续赋值语句6.关于Verilog语言中的always语句不正确的是？参考答案:只有wire类型数据可以在这个语句中被赋值7.Vivado中仿真文件的后缀为？参考答案:.v8.74LS163工作于计数状态，CP为2KHzTTL信号。

若用四个发光二极管去看74LS163的四个输出端，四个发光二极管看起来。

参考答案:常亮9.示波器探头衰减开关置为时，输入阻抗更大。

参考答案:10X档10.示波器探头设置中，在探头比为10х时的输入电容比探头比为1X时大。

参考答案:错误11.用双踪示波器同时测试频率不同、周期成整数倍的两个时序波形时，当某信号显示不同步时可能需要。

参考答案:调节触发释抑时间_重新选择示波器的触发源_调节示波器的触发电平位置12.用示波器只观察信号中的交流成分时，输入耦合应选择。

参考答案:交流耦合13.若CD4511输入为4位二进制码1011，其驱动的七段显示器显示是参考答案:无显示14.74LS00用作反相器使用时，下列哪种连接方法正确？参考答案:一个输入端接信号，另一个输入端接高电平_一个输入端接信号，另一个输入端悬空_两个输入端并接信号15.用示波器测量某点的直流电压值，示波器需要做以下哪些设置？参考答案:通道探头的设置和探头上的开关设置相对应_输入耦合方式为直流_对应通道的0V标志在屏幕上_能够在屏幕上看到该直流信号16.在测试74X139的逻辑功能实验中，当G'、A1、A0分别接0、1、0时，哪个端口的输出有效（）。

电子科技大学22春“计算机科学与技术”《数字逻辑设计及应用》期末考试高频考点版(带答案)试卷号：3

电子科技大学22春“计算机科学与技术”《数字逻辑设计及应用》期末考试高频考点版（带答案）一.综合考核(共50题)1.下列电路中，是组合电路的是()A、串行数据检测器B、数据选择器C、环形计数器D、移位寄存器参考答案：B2.下列电路中能够把串行数据变成并行数据的电路应该是()。

A.JK触发器B.3/8线译码器C.移位寄存器D.十进制计数器参考答案：C3.T触发器中，当T=1时，触发器实现()功能。

A.计数B.置1C.置0D.保持参考答案：A4.n个变量构成的任一个最小项，它总共有另外n个最小项和它是逻辑相邻的。

()A、错误B、正确参考答案：B并行加法器采用超前进位的目的是简化电路结构。

()T、对F、错参考答案：F6.移位寄存器可以用作数据的串/并变换。

()A、错误B、正确参考答案：B7.某门电路对正逻辑而言是与非门，对负逻辑而言则是或非门。

()A、错误B、正确参考答案：B8.三个变量A，B，C一共可以构成()个最小项A、8B、6C、4D、2参考答案：A9.一个多输入的或非门，输出为1的条件是()A、只要有一个输入为1，其余输入无关B、只要有一个输入为0，其余输入无关C、全部输入均为1D、全部输入均为010.一个T触发器，在T=1时，来一个时钟脉冲后，则触发器()。

A、保持原态B、置0C、置1D、翻转参考答案：D11.幅度为Vm的矩形脉冲的上升沿时间tr是指从()上升到()之间的时间间隔。

A.0.1VmB.0.2VmC.0.8VmD.0.9Vm参考答案：AD12.若AB+AC=1，则一定是A=1。

()A、错误B、正确参考答案：B13.下列电路中，是时序电路的是()A、二进制译码器B、移位寄存器C、数值比较器D、编码器参考答案：BA.nB.2nC.2n-1D.2n+1参考答案：A15.T触发器中，当T=1时，触发器实现()功能A、置1B、置0C、计数D、保持参考答案：C16.一块八选一的数据选择器，其地址(选择输入)码有()。

杭州电子科技大学大三计算机专业计算机网络试卷及答案 (1)

杭州电子科技大学2021计算机学院计算机网络期末考试〔手抄本，纯手打，求给分〕真可恶，同一个专业同一门课，用不同的教科书，竟然也有两份不同的考卷。

〔王相林版〕一，选择题〔选项大局部没有抄〕1.曼切斯特编码的特点〔〕A在0比特的前沿有电平翻转2.HDLC协议是一种〔〕A面相比特的同步链路控制协议3.因特网中的协议应该满足规定的层次关系，表示协议层次和对应关系的是〔〕4.在快速以太网物理层标准中，使用对5类元屏蔽的双绞线是〔〕A100base-tx5.编码方式属于差分曼切斯特编码的是〔〕6.在RIP协议中，可以用水平分割法解决路由环路问题，下面说法正确的选项是〔〕7.OSPF采用〔链路状态〕算法计算最正确路由8.局域网的协议结构一般不包括〔〕9.在一部通信中，每个字符包含1位起始位，7位数据位，1为奇偶检验位，1位终止位，每秒钟传送100个字符，则有效数据速率是〔70%〕10.BGP协议的作用是〔〕11.ARP协议数据单元封装在〔以太帧〕发送12.ICMP协议数据封装在〔IP数据报〕发送13.TCP是互联网中的传输层协议，TCP协议进行流量控制的方法是用〔使用可变大小的滑动窗口协议〕14.RIP是一种基于〔距离向量算法/BELLMAN-FORD〕的路由协议15.一个B类网络的子网掩码为，被分成〔2〕个子网16.某公司的网络的地址是下面属于〔B〕这个网络A20 C17 私网地址用于配置公司内部网络，(B)属于私网地址A 128.168.101B 10.128.10.1 C18 通过交换机连接的一组工作站〔〕冲突域，播送域19采用CRC校验的生成多项式为X16+X15+X2+1，产生的校验码是〔16〕位20在TCP协议中采用〔套接字〕来区分不同的应用进程二填空题1计算机网络由〔资源子网〕〔通信子网〕两个子网组成，地址由〔4〕个字节组成，包括〔网络号〕和主机号，MAC地址由〔6〕个字节组成3电信网络一般分为线路交换网络和分组交换网络，线路交换网络可以采用频分复用和〔时分复用〕技术，而分组交换网络可分为〔数据报〕和虚电路交换网络4.局域网常用的拓扑结构有总线型，星形和〔树形〕三种，其中以太网采用〔星形〕结构5.邮件效劳器发邮件时通过〔SMTP〕协议来实现，利用FOSMAIL收邮件是通过〔FTP〕协议实现的。

杭电数电习题解答

答案数字逻辑基础（一）将下列二进制数和十六进制数化成等值的十进制数（1）(10110)2；（2）(1011010)2；（3）(0.1011)2；（4）(0101.0110)2；（5）(3B)16； (6) (FF)16；（7）(0.35)16；（8）(7A.C1)16（二）已知逻辑函数Y的真值表如表T1.2,试写出Y的逻辑函数.(三)列出逻辑函数Y=的真值表(四)写出图T1.4中逻辑电路的逻辑函数式。

T1.4(五)利用逻辑代数的基本公式和常用公式简化下列各式。

(六)指出下列各式中哪些是四变量A,B,C,D的最大项和最小项。

在最小项后的（）里填m，在最大项后的（）里填M，其他填X。

（七）写出图T1.7中各卡诺图所示的逻辑函数式。

T1.7(八)用卡诺图化简以下逻辑函数(九)化简逻辑函数给定约束条件为.组合逻辑电路自我检测题（一）分析图T3.1电路的逻辑功能，写出输出的逻辑函数式，列出真值表，说明电路逻辑功能的特点。

图T3.1（二）图T3.2是一个多功能函数发生电路。

试写出当S0S1S2S3为0000～1111共16种不同状态时输出Y的函数逻辑式。

图T3.2（三）试写出图T3.3电路输出Z的逻辑函数式。

4选1数据选择器74LS153的逻辑图见图图T3.3（四）写出图T3.4电路输出Y1,Y2的逻辑函数式。

3线－8线译码器74LS138的逻辑图见图3.4。

图T3.4（五）试用数据选择器设计一个"逻辑不一致"电路，要求4个输入逻辑变量取值不一致时输出为1，取值一致时输出为0。

（六）什么叫竞争－冒险?当门电路的两个输入端同时向相反的逻辑状态转换（即一个从0变成1，一个从1变成0）时，输出端输否一定有干扰脉冲产生？时序逻辑电路（一）触发器有哪几种常见的电路结构形式？它们各有什么样的动作特点？（二）分别写出RS触发器﹑JK触发器﹑T触发器和D触发器的特性表和特征方程。

（三）触发器的逻辑功能和电路结构形式之间的关系如何？（四）在主从结构RS触发器电路中，若R﹑S﹑CP端的电压波形如图T4.4所示，试画出Q﹑端对应的电压波形。

现代数字电子技术基础_杭州电子科技大学2中国大学mooc课后章节答案期末考试题库2023年

现代数字电子技术基础_杭州电子科技大学2中国大学mooc课后章节答案期末考试题库2023年1.逻辑函数答案:2.在何种输入情况下，“与非”运算的结果是逻辑0。

答案:全部输入是1。

3.若在编码器中有50个编码对象，则要求输出二进制代码位数为（）位。

答案:64.在下列逻辑电路中，不是组合逻辑电路的有（）。

答案:触发器5.逻辑函数F(A,B,C)=AB+BC+AC的最小项标准式为：（）答案:F(A,B,C)＝∑m(3,5,6,7)6.答案:37.语句always @ （negedge CLK or posedge RST）表示含义为答案:在CLK 的下降沿或者RST的上升沿执行操作8.下列代码实现的功能为（）答案:状态译码器9.下列异步控制型计数器模型，当输出状态为1100时清零，下列那段代码表述的是COMP2模块？答案:10.十进制数25用8421BCD码表示为。

答案:0010 010111.（）触发器可以构成移位寄存器。

答案:边沿D触发器12.某触发器的状态转换图如图所示，该触发器应是( )答案:D触发器13.下列电路中属于时序逻辑电路的是（）答案:计数器14.电路和波形如下图，正确输出的波形是（）答案:115.欲使JK触发器按=工作，可使JK触发器的。

答案:J=K=116.存储8位二进制信息要个触发器。

答案:817.8位移位寄存器，串行输入时，经过个脉冲后，8位数码全部移入寄存器中。

答案:818.有一个左移移位寄存器，当预先置入1011后，其串行输入固定接0，在4个移位脉冲CP作用下，四位数据的移位过程是（）。

答案:1011--0110--1100--1000--000019.两片74LS161计数器级联后最大可组成（）进制计数器。

答案:25620.要构成容量为4K×8的RAM，需要多少片容量为256×4的RAM？答案:3221.组合逻辑电路的输出取决于答案:输入信号的现态22.半加器的逻辑功能是答案:两个同位的二进制数相加23.对于8421BCD码优先编码器，下面说法正确的是答案:有10根输入线，4根输出线24.8线—3线优先编码器的输入为I0—I7 ，当优先级别最高的I7有效时，其输出A2A1A0的值是答案:00025.已知某电路的真值表如下，该电路的逻辑表达式为答案:Y=AB+C26.八选一数据选择器74151组成的电路如下图所示，则输出函数为答案:27.74LS148电路图如下所示，它的输出从上到下，应该是答案:1111128.若要设计一个8位数值比较器，需要的数据输入和输出端口数分别是答案:16,329.描述脉冲波形的主要参数有答案:占空比脉冲幅度上升时间脉冲周期30.下列表达式中，与相等的是：答案:31.下列哪些模块是下图异步控制型计数器的组成部分？答案:状态译码器比较器寄存器模块32.用74LS160实现模8计数器的方法有（）答案:反馈清零法异步清零法同步置数法反馈置数法33.下列触发器中没有约束条件的是（）答案:边沿D触发器主从JK触发器边沿JK触发器34.试选择下图TTL门电路的输出状态。

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8. 如图所示电路，若输入CP 脉冲的频率为100KHZ ，则输出Q 的频率为_____D_____。

A ． 500KHz
B ．200KHz
C ． 100KHz
D ．50KHz
13.给36个字符编码，至少需要____6______位二进制数。

19.T 触发器的特性方程是___n n Q T Q ⊕=+1_____,当T=1时,特性方程为___n n Q Q =+1_____,这时触发器可以用来作___2分频器_____。

20．构造一个十进制的异步加法计数器，需要多少个 __4____触发器。

计数器的进位Cy 的频率与计数器时钟脉冲CP 的频率之间的关系是____1﹕10_________。

21．（本题满分6分）用卡诺图化简下列逻辑函数 ∑
=)15,14,13,12,10,9,8,2,1,0(),,,(m D C B A F
解：画出逻辑函数F 的卡诺图。

得到
D B D A C B C A AB F ++++=
22．（本题满分8分）电路如图所示，D 触发器是正边沿触发器，图中给出了时钟CP 及输入K 的波形。

（1）试写出电路次态输出1+n Q 逻辑表达式。

（2）画出Q Q ,的波形。

由出真值表写出逻辑函数表达式，并化简
)(B A C C A C B A BC A C B A C B A F ⊕+=++
+= 画出逻辑电路图
四、综合应用题（每小题10分，共20分）
25．3-8译码器74LS138逻辑符号如图所示，S1、2S 、3S 为使能控制端。

试用两片74LS138构成一个4-16译码器。

要求画出连接图说明设计方案。

装
订
解:
26．下图是由三个D 触发器构成的寄存器，试问它是完成什么功能的寄存器？设它初始状态Q 2 Q 1 Q 0 =110，在加入1个CP 脉冲后，Q 2 Q 1 Q 0等于多少？此后再加入一个CP 脉冲后，Q 2 Q 1 Q 0等于多少？
解: 时钟方程 CP CP CP CP ===210 激励方程
n Q D 20= ，n
Q D 01=，n Q D 12= 状态方程
n n Q D Q 2010==+，n n Q D Q 0111==+，n n Q D Q 121
2
==+ 状态表
画出状态图。