数字频率计实验报告

大连理工大学城市学院数字电路与系统课程设计设计题目：数字频率计

学院：电子与自动化学院

专业：自动化

学生：揣智涵

同组人：王晓宁周英茹

指导教师：于海霞

完成日期： 2012年3月26日

目录

第一章设计任务

1.1项目名称

1.2项目设计说明

1.2.1设计任务和要求

1.2.2进度安排

1.3项目总体功能模块图

第二章需求分析

2.1问题基本描述

（要求分析得出整个系统流程图）

2.2系统模块分解及各模块功能的基本要求第三章设计原理

3.1 设计原理

3.2 MAXPLUSII介绍

第四章系统功能模块设计

4.1 FEN模块

4.1.1 FEN模块流程图

4.1.2 输入输出引脚及其功能说明

4.1.3 程序代码实现

4.2 SEL模块

4.2.1 SEL模块流程图

4.2.2输入输出引脚及其功能说明

4.2.3程序代码实现

4.3 CORNA模块

4.3.1 CORNA模块流程图

4.3.2 输入输出引脚及其功能说明

4.3.3 程序代码实现

4.4 LOCK模块

4.4.1 LOCK模块流程图

4.4.2 输入输出引脚及其功能说明

4.4.3 程序代码实现

4.5 CH模块

4.5.1 输入输出引脚及其功能说明

4.5.2 程序代码实现

4.6 DISP模块

4.6.1 输入输出引脚及其功能说明

4.6.2 程序代码实现

第五章调试并分析结果

5.1输入说明

5.2预计输出

5.3测试结果记录

5.4测试结果分析

第六章结论

心得体会

参考文献

第一章设计任务

1.1 项目名称：数字频率计

1.2 项目设计说明

1.2.1 设计任务和要求

此频率计共分4档：

一档：0~9999Hz;

二档：10~99.99kHZ;

三档：100.0~999.9kHz;，

四档：1.000~999MHz;

在换挡的设计方面，此程序突破了以往改变闸门时间的方法，使自动换挡的实现更加简单可靠。

1.2.2 进度安排

第一节课：画出模块及程序流程图

第二节课：调试各模块程序使其无误

第三节课：连接整个程序并下载到试验箱是数字频率计的功能实现

第四节课：改进程序设计实现创新，然后完成课程设计报告

第五节课：完成答辩

1.3 项目总体功能模块图如下

图1-1

第二章需求分析

2.1 问题基本描述

所谓频率，就是周期信号在单位时间（1秒）内变化的次数。频率计的测量范围为1MHZ，为了测量精确量程分别为10KHZ,100KHZ,1000KHZ和1MHZ四个档。即最大读数分别为9.999KHZ,99.99KHZ,999.9KHZ,999MHZ。要求两成自动换挡。其具体功能如下：

(1) 当量程超过999时，自动增大一档，下一次测量时量程大一档；

(2) 当超过测量范围时，显示溢出，报警器报警。

(3) 小数点位置随量程变化自动移位。

(4) 采用记忆显示方法，在测量过程中不显示数据，在测量完成以后显示测频结果，并将此结果保存到下次测量结束，显示时间不少于1秒。

(5) 根据频率计的测频原理，可以选择合适的时基信号即阀门时间，对输入信号脉冲进行计数，实现测频的目的。

(6) 根据数字频率计的设计原理，可以将数字频率计设计分为五个模块来实现其功能。即分频模块，控制模块，计数模块，锁存模块和显示模块。用CLDH语言进行编程。

(7) 弄清什么情况下是测频率，就是选择合适的时基信号的问题。测频率时以输入信号作为时钟信号，因为输入信号的频率大于频率计的基准频率。

：

数字频率计的系统流程图如下

图2-1

2.2 系统模块分解及各模块功能的基本要求

计数器在各个档是被反复应用的，如果在各个档分别设计计数器就造成资源的浪费，而且在测周期和频率的时候，计数器的时基信号和输入信号要进行调换，但计数功能是一样的，所以将计数器设为单独的模块。七段译码器也是被重复使用的，也设成单独的模块，这样的话就不用在重复使用的时候重复书写译码电路了。总体来说数字频率计分为五个模块来设计，即分频模块计数模块，锁存模块，预测控制信号发生器，显示模块。

分频模块为计数模块提供1秒的阀门时间。计数模块是整个程序的核心，它完成在1秒的时间里对被测信号计数的功能，并通过选择输出数据实现自动换挡的功能。锁存模块在信号L的下降沿到来时将信号A4,A3,A2,A1锁存。显示模块对应于数码管片选信号，将相应的数据送出，其中档位也通过数码管显示。

第三章设计原理

3.1 设计原理

众所周知，频率信号易于传输，抗干扰性强，可以获得较好的测量精度。因此，频率检测是电子测量领域最基本的测量之一。频率计的基本原理是用一个频率稳定度高的频率源作为基准时钟，对比测量其他信号的频率。通常情况下计算每秒内待测信号的脉冲个数，即闸门时间为 1 s。闸门时间可以根据需要取值，大于或小于1 s都可以。闸门时间越长，得到的频率值就越准确，但闸门时间越长，则每测一次频率的间隔就越长。闸门时间越短，测得的频率值刷新就越快，但测得的频率精度就受影响。一般取1 s作为闸门时间。

数字频率计的关键组成部分包括测频控制信号发生器、计数器、锁存器、译码驱动电路和显示电路，其原理框图如图3-1所示。

图3-1数字频率计原理图

3.2 MAXPLUSII介绍

MAX+PLUSⅡ（Multiple Array and Programming Logic User System）开发工具是Altera公司推出的一种EDA工具，具有灵活高效、使用便捷和易学易用等特点。Altera公司在推出各种CPLD 的同时，也在不断地升级相应的开发工具软件，已从早起的第一代A+PLUS、第二代MAX+PLUS发展到第三代MAX+PLUSⅡ和第四代