串行数据系统中的时钟恢复

串行数据系统中的时钟恢复
Ransom Stephens, Ph.D.
摘要：
比特周期，或者说单位时间间隔的定义远没有字面意义上那么简单。

如果它仅仅指数据传输速率，那么我们将陷入比现在更糟的境地。

在延迟抖动360这方面，经调查研究我们得出了时间间隔的真正含义，以及串行数据系统如何用恢复时钟算法代替独立基准时钟。

该研究将揭示时钟恢复算法影响比特误差率、即带宽与峰值（包含振频谱所关联的大部分区域）的关键特征。

如图1所示，将接收器看作一个用时钟定位样本的时间坐标的装置，以便比较器判断该时刻信号电压大于或小于指定临界值。

若大于，接收器将赋值1，小于，赋值0。

设定电压临界决策非常简单——对于不同的系统临界值几乎全为0，而样本点的时间定位则非常微妙。

这就是时钟恢复的便利之处。

图1：串行数据接收器简化图
假设有一带绝对外置基准时钟的单体系统，如图2a所示。

如果我们将时钟相关相位调整与输入数据转换相同位，那么将得到接收样本的时钟下降沿，样本点将位于每比特中心位置，如图2b。

此系统的
单位间隔即与标称数据速率互等。

这是平常我们提起时间位时脑中所映射的概念。

这种想法很容易理解，但却有些瑕疵。

第一个问题就是，均为发射器和接收器提供绝对外置时钟需要一根额外的数据线以及一个昂贵的低振频时钟。

额。

我说了“昂贵”这个词吗？？但最大的问题是，这样完美的外置时钟却加大了比特误码率！
图2：(a) 带外置时钟的系统(b) 为样本点设置时间定位如果我们将样本点设定在逻辑转换实际发生点之后的半比特，而非他们转换前时刻之后的半比特，我们将得到神马呢？这样的话振动
延迟将没有一点差错！在这种理想状态下，我们可以触发逻辑转换，和样本的半比特周期延迟。

样本点应该与数据保持同等振动频率，而信号波动则决不能超过样本点。

唯一需要付出的代价，只是一个更复杂的单位间隔定义而已。

当我们以数据自身恢复时钟时，我们可以达到这样的理想境地。

一个无限带宽时钟恢复系统会触发数据转换的时钟信号，并且样本点计时和数据振频相同。

如果数据与时钟拥有同等振动频率，那么他们的波动将会一致，因此位元的识别虽非理想状态但也处于最佳点——时钟振动与数据振动保持一致，比特误码率也不会受振动影响。

在现实情况中，当无限带宽时钟恢复循环时，低频率振动是随数据变化的。

只有当振动频率高于时钟恢复带宽时才会出错。

不仅时钟重建减少了比特误码率，还允许时钟应用有许多振动叠加，此外它不需要以追踪器或者电缆将时钟信号从转换器传到接收器。

时钟恢复
时钟恢复有两种基本类型，一种是自然模拟，比如锁相环，另一种是则更为数字化。

数字化指的是时钟由多重不连续样本重组而成，而非那些连续类比数据信号。

尽管涉及许多专利技术但相位内插器是个人尽皆知的好例子。

操作上锁相环和内插器最大的不同在于成本，而理论上最大的差异是减弱参数化和模型。

相比锁相环，内插器通常有更快的击发间隔，并消耗更少的能量，对表面积的需求低，这意味着更设计上更低的支出。

与任何循环单元一样，一个设计优异的内插
器将更好地完成它的工作，同理，锁相环也一样。

内插器的问题在于其非线性性能难以预测，这使得基于内插器的时钟恢复系统比锁相环系统更难调试误差。

整个锁相环体系的转换函数都可以写成几种简单的形式，而内插器体系却几乎每个设计都需要不同形式的函数，因此从技术角度出发，基于锁相环的时钟恢复系统更受青睐。

其中一种函数是锁相环转换函数的二阶形式，H(s)：
其中，有两个关键影响因素，峰值ζ，与自然频率ωn。

带宽由以下函数决定：
这两个参数决定了时钟与数据信号的常用振动频率范围。

振动频率低于带宽分级时不会引发任何错误，除非峰值（ζ）太高。

锁相环
峰值将诱发接近临界的振动频率增强，并使得恢复时钟比数据信号显示出更大的振幅。

一阶锁相环体系是一个没有任何峰值的选择性函数。

标准机构的观点指出时钟恢复的模型具有可交换性。

理想状态是引进一复杂模型，每个参数都被具化，但没人懂得如何具化。

二阶锁相环模型方程(1)
提供了一条能同时规范化约束带宽与峰值的折中之路。

图3：二阶锁相环函数频率
图3显示了基于CDR的二阶锁相环系统频率变化。

通过由数据重组时钟，低于分界值的振动频率范围对两者皆可用。

当时钟信号与数据信号产生共振时，该振动不会触发错误。

CDR带宽越宽，振动频率带的比特误码率就越小。

将转换函数应用到CDR上，可以直接在示波器上实现实时图像。

这是个把相关振动和信号分析分离开来的好办法，因为接收器的选择循环可以监视到这所有的一切。

图4为两个眼图。

两者的数据信号均为一直，唯一不同的是恢复时钟用以触发示波器的带宽。

极窄带宽时钟恢复显现出更好的振动状态。

当恢复时钟的带宽增加时，时钟振动与信号振动保持一致，在图4b中可见，几乎没有任何有形象力的振动出现。

图4：两同信号眼图：
(a)极小带宽时钟恢复，(b)极大带宽时钟恢复
图5是一基于锁相环系统的时钟数据恢复(CDR)循环的流程图。

数据信号分流到两个途径。

一条道路引导逻辑信号进入选择循环(DC)，另一条道路则进入锁相环时钟恢复循环。

锁相环由相频检波器，低通滤网，可控电压振荡器组成(VCO)。

VOC锁定一个相与频率，以便最小化相与数据转换相之间的差异。

恢复时钟信号则为选择循环的时间参考点。

图5：基于时钟数据恢复的锁定相循环
嵌入式时钟系统对数据信号有一些明确的要求。

为了在适当频率中析取时钟信号，数据信号不能一直为连续重复位元。

否则相检波器
中将有大量数据转换。

第二，总信号必须为选择循环守恒的。

如果没有足量的转换，VOC将无法定位数据与信号，如果定位了，也会产生偏移。

为保证足量转换，数据信号必须为编码的。

例如，“8B/10B 编码”就是一种常见的方法，它把每8比特数据编译成10比特符号。

前5比特数据编译成6比特符号，剩下3比特数据编译成4比特符号，以便使转换信号达到选择循环守恒（即0与1数量相等），且不会出现大于4位连续重复位元。

图6是内插器循环流程图。

内插器根据时钟采样数据速率，并与输入数据对比以修正样本点的相关相位。

图6是个简易的轮廓图。

一个拥有100 MHz的参考时钟通过锁相环与数据速率相叠加。

采样数据速率时钟以确定数据信号逻辑转换中的相关相位。

因此，选择循环的采样点可以在两个相关相位间实行内插法求出。

由于内插器需要数据速率参考时钟，所以大多数设计都包含系统参考时钟。

图6：内插器原理示意图
延迟
为了让时钟恢复发挥最大效用，将数据信号的相关延迟和恢复时钟最小化至关重要。

谨记，当时钟和数据在选择循环达到共振时，该
振动不会引发任何错误。

但如果时钟与数据振动频率不一致，那么我们会得到一个更高频的振动以及极大的比特误差率。

假如重组时钟和数据间有一定延迟，那么其转换的振动也不会一致。

就像两个根据不同音乐而起舞的舞者一样。

如果令时钟与数据信号产生一定量延迟而不共振，那么时钟和数据的步调也是一致的。

实际上这也未必有我所说的那么糟糕。

从图3可见，振动频谱末端的低频带与CDR系统中的比特误频率并无关联。

数据与时钟的一小段比特周期延迟不会影响到比特误频率，因为追踪振动远低于数据速率的频率。

不过，我们仍需警醒，延迟还是会引发一些问题，尤其是那些使用扩展频谱时钟的系统。

扩频时钟
扩频时钟是一种将发散能量从低频时钟调制推进更高频率带的
技术。

推磨能量可减少任意给定频率的峰值能量，令其更易遵从窄频带有限放射能源的原则。

尤其是当时钟在33 kHz时，名义数据速率既不是三角波形也不是“Hershey’s Kiss”调制波形，而是从0调制到了
-0.5%。

接收器方面CDR带宽需大致涵盖调制带宽，延迟也应足够小以便通过的任意扩频时钟偏差都能被追踪到。

延迟所导致的问题使转换从正到负呈三角调频时产生畸变。

扩频时钟的特质，以及其如何运作，如何受峰值影响，如何将比特误频率减少的最优化分析都值得另起一篇文章论述。

该系列的下一篇论文“第六节：参考时钟振动与数据振
动”中我们将探讨更多扩频时钟的话题。

总结
在串行数据系统中应用时钟恢复的原因有许多，减少由振动引起的比特误频率就是个好例子。

在现有的多种规格中，以及几乎每个可预见种类中，对于大于3 Gb/s的工艺，时钟恢复元件要求应有最小规格带宽，以支持数据振动和时钟振动的追踪，还要求峰值应低于某最大规格，用来限制振动的放大。

比如光纤4X为4.25 Gb/s规定需配一2.55 MHz，最大峰值为0.3 dB的循环带宽。

二代快捷PCI（约为5 Gb/s）规定需配一5-6 MHz，最大峰值小于1dB的循环带宽，或一8-16MHz，最大峰值为3dB的循环带宽。

在后面的例子中，越宽的循环带宽肩负着越大的峰值。

一些特别规范则用来满足更多的设计灵活性。

在此系列的第六部分讨论参考时钟作用时，我们将回头再谈时钟恢复这个话题。