频率计实验报告
频率计实验报告
频率计实验报告一，实验目的1. 应用AT89S52单片机、单片机的I/O端口外扩驱动器74HC573和74HC138、LED数码管动态显示等实现对外部信号频率进行准确计数的设计。
二，实验要求A.基本要求：使用单片机的定时器/计数器功能，设计频率测量装置。
（1）当被测频率fx<100Hz时，采用测周法，显示频率XXX.XXX；当被测频率fx>100Hz时，采用测频法，显示频率XXXXXX。
（2）利用键盘分段测量和自动分段测量。
（3）完成单脉冲测量，输入脉冲宽度范围是100µs-0.1s。
B.扩展部分：三，实验基本原理以单片机AT89S52为核心，利用单片机AT89S52的计数/定时器（T1和T0）的功能来实现频率的计数，并且利用单片机的动态扫描把测出的数据送到数字显示电路显示。
利用7SEG-MPX8-CC-BLUE共阴极数码管，显示电路共由六位共阴极数码管组成，总体原理框图如图1.1所示。
图1.1 总体设计框图测频原理测量频率有测周法和测频法两种。
如图2.2和图2.3所示图1.2测周法 图1.3测频法(1)测频法（T 法）：通过测量脉冲宽度来确定频率，适用于高频。
(2)测周法（M 法）：是计数器在一定时间内对速度的脉冲数，确定频率，适用于低频。
四，实验设计分析针对要实现的功能，采用AT89S52单片机进行设计，AT89S52 单片机是一款低功耗，高性能CMOS8位单片机，片内含8KB 在线可编程（ISP ）的可反复擦写1000次的Flash 只读程序存储器，器件采用高密度、非易失性存储技术制造，兼容标准MCS- 52指令系统及80C52引脚结构。
这样，既能做到经济合理又能实现预期的功能。
在程序方面，采用分块设计的方法，这样既减小了编程难度、使程序易于理解，又能便于添加各项功能。
延时程序等。
运用这种方法，关键在于各模块的兼容和配合，若各模块不匹配会出现意想不到的错误。
首先，在编程之前必须了解硬件结构尤其是各引脚的用法，以及内部寄存器、存储单元的用法，否则，编程无从下手，电路也无法设计。
频率计实验报告
频率计实验报告一、实验目的本次实验的目的是通过设计和搭建频率计电路，掌握频率测量的基本原理和方法，熟悉相关电子元器件的使用，提高电路设计和调试的能力，并深入理解数字电路中计数器、定时器等模块的工作原理。
二、实验原理频率是指周期性信号在单位时间内重复的次数。
频率计的基本原理是通过对输入信号的周期进行测量，并将其转换为频率值进行显示。
常见的频率测量方法有直接测频法和间接测频法。
直接测频法是在给定的闸门时间内，对输入信号的脉冲个数进行计数，从而得到信号的频率。
间接测频法则是先测量信号的周期，然后通过倒数计算出频率。
在本次实验中，我们采用直接测频法。
使用计数器对输入信号的脉冲进行计数，同时使用定时器产生固定的闸门时间。
在闸门时间结束后，读取计数器的值，并通过计算得到输入信号的频率。
三、实验设备与器材1、数字电路实验箱2、示波器3、函数信号发生器4、集成电路芯片（如计数器芯片、定时器芯片等）5、电阻、电容、导线等若干四、实验步骤1、设计电路原理图根据实验要求和原理，选择合适的计数器芯片和定时器芯片，并设计出相应的电路连接图。
确定芯片的引脚连接方式，以及与外部输入输出信号的连接关系。
2、搭建实验电路在数字电路实验箱上，按照设计好的电路原理图，插入相应的芯片和元器件，并使用导线进行连接。
仔细检查电路连接是否正确，确保无短路和断路现象。
3、调试电路接通实验箱电源，使用示波器观察输入信号和输出信号的波形，检查电路是否正常工作。
调整函数信号发生器的输出频率和幅度，观察频率计的测量结果是否准确。
4、记录实验数据在不同的输入信号频率下，记录频率计的测量值，并与函数信号发生器的设定值进行比较。
分析测量误差产生的原因，并尝试采取相应的措施进行改进。
五、实验数据与分析以下是在实验中记录的部分数据：｜输入信号频率（Hz）｜测量值（Hz）｜误差（％）｜｜｜｜｜｜100|98|2|｜500|495|1|｜1000|990|1|｜2000|1980|1|从数据中可以看出，测量值与输入信号的实际频率存在一定的误差。
频率计实验报告(二)
频率计实验报告（二）引言概述：本文是关于频率计实验报告的第二篇。
在上一篇实验报告中，我们介绍了频率计的原理和使用方法。
在本文中，我们将继续讨论频率计的准确性、稳定性以及实验中可能遇到的问题和解决方法。
通过本次实验，我们将深入了解频率计的性能和应用情况。
正文：一、频率计的准确性1. 选择合适的输入信号：合适的输入信号能够提高频率计的准确性。
应根据实际需求选择合适的信号源，例如使用稳定的标准信号源进行校准，或者根据被测信号的特点进行合理选择。
2. 校准频率计：频率计应定期进行校准，确保准确性。
校准过程中需注意输入电平、信号形状等因素对准确性的影响，及时进行调整和校准，提高频率计的准确性。
二、频率计的稳定性1. 加强电源管理：频率计的稳定性与供电电压、电源干扰等因素密切相关。
合理管理电源，选择稳定的供电电压，避免电源波动对频率计稳定性的影响。
2. 提高抗干扰能力：频率计应具备一定的抗干扰能力，可以通过加装滤波器、进行屏蔽等方式减小外部干扰对频率计的影响，提高稳定性。
3. 保持恒温环境：频率计对环境温度敏感，应保持恒温环境，避免温度变化对频率计稳定性的影响。
三、实验中可能遇到的问题及解决方法1. 频率计读数不稳定：可能是由于输入信号波动引起的，可以尝试增加信号源的稳定性或调整信号输入方式。
2. 频率计误差较大：可能是由于输入电平过高或过低导致的，可以通过减小或增大输入信号电平进行调整。
3. 频率计显示故障：可能是由于设备故障引起的，可以检查设备连接是否正常、是否存在损坏等问题，并进行相应维修或更换操作。
四、实验中的注意事项1. 注意输入信号的频率范围：在实验中应选择适合频率范围的输入信号，避免超出频率计的测量范围。
2. 避免过高电压输入：过高的输入电压可能导致频率计损坏或显示异常，需根据设备的额定电压进行输入控制。
3. 防止外界干扰：实验时需注意周围环境的电磁干扰，如尽量远离其他电磁辐射源，以确保测量准确性和稳定性。
频率计的制作实验报告
频率计的制作实验报告实验目的：本实验的目的是通过制作一个简单的频率计，了解频率计的工作原理以及实际应用。
实验仪器与材料：1. 模块化电子实验箱2. 函数信号发生器3. 示波器4. 电压表5. 电阻、电容等基本元件实验原理：频率计是用于测量信号频率的一种仪器。
其基本原理是利用周期性信号的周期长度与频率之间的倒数关系，通过计算周期长度来确定信号的频率。
实验步骤：第一步：搭建电路1. 将函数信号发生器的输出接入电路板上的输入端，作为输入信号源。
2. 将电路板上的元件按照电路图连接，包括电容、电阻等。
确保电路连接正确。
第二步：调试电路1. 将函数信号发生器的频率设置为一个已知的数值，例如1000Hz。
2. 使用示波器测量电路输出端信号的周期长度。
3. 使用计算器计算出信号的频率。
4. 调整电路参数，直到测量到的频率与设定的频率相等。
第三步：验证测量准确性1. 将函数信号发生器的频率调整到其他已知值，例如2000Hz。
2. 重复上述步骤，测量并计算信号的频率。
3. 比较测量到的频率与设定的频率，验证测量准确性。
实验结果与分析：通过实验，我们成功制作了一个简单的频率计。
在调试电路的过程中，我们可以通过测量输出信号的周期长度，并利用频率的倒数与周期长度的关系计算出信号的频率。
通过与设定的频率进行比较，验证了测量的准确性。
实验中可能存在的误差主要来自于电路元件的稳定性以及测量设备的精度。
为了提高测量准确性，可以选择更稳定的元件，并使用更精确的测量设备。
实验结论：本实验通过制作一个简单的频率计，深入了解了频率计的工作原理和实际应用。
通过测量信号的周期长度并计算出频率，我们可以准确地测量信号的频率。
实验结果验证了测量的准确性，并提出了进一步提高准确性的建议。
频率计在电子测量中具有重要的应用价值，可以广泛应用于通信、电子设备维修等领域。
简易频率计实验报告
实验二简易数字频率计实验目的：（1）学会各种简易数字频率计的设计方法（2）学会VHDL的多进程及多层次设计方法实验原理：设计一个四位数字频率计，此频率计共分四档。
一档：0~9999Hz二档：10~99.99kHz三档：100~999.9kHz四档：1~10MHz分频器模块FEN通过对1Hz的时钟的分频得到0.5Hz的时钟信号。
测频模块FTEST,是整个程序的核心，此模块完成在1s的时间内对被测信号计数的功能，并通过输出数据实现自动换挡的功能。
LOCK模块用来锁存数据。
实验内容：在MAX+plusII中用VHDL语言输入FEN2 、MUX21、CD源程序，保存名字与实体名一致，后缀为vhd,选择目标器件为EP1K30TC144-3，然后进行编译、仿真。
参考程序：1、FEN通过对1Hz的时钟的分频得到0.5Hz的时钟信号。
LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY fen ISPORT(clk:IN STD_LOGIC;q:OUT STD_LOGIC);END fen;ARCHITECTURE fen_arc OF fen ISBEGINPROCESS(clk)VARIABLE x:STD_LOGIC;BEGINIF clk'EVENT AND clk='1'THENx:=NOT x;END IF;q<=x;END PROCESS;END fen_arc;波形仿真图：2、FTSET此模块完成在1s的时间内对被测信号计数的功能，并通过输出数据实现自动换挡的功能。
LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY ftest ISPORT(clr,Fx,door:IN STD_LOGIC;alm:OUT STD_LOGIC;q3,q2,q1,q0,dang:OUT STD_LOGIC_VECTOR(3 DOWNTO 0));END ftest;ARCHITECTURE CORN_ARC OF ftest ISBEGINPROCESS(door,Fx)VARIABLE c0,c1,c2,c3,c4,c5,c6 :STD_LOGIC_VECTOR(3 DOWNTO 0);VARIABLE x:STD_LOGIC;BEGINIF Fx'EVENT AND Fx='1'THENIF door='1'THENIF c0<"1001"THENc0:=c0+1;ELSEc0:="0000";IF c1<"1001"THENc1:=c1+1;ELSEc1:="0000";IF c2<"1001"THENc2:=c2+1;ELSEc2:="0000";IF c3<"1001"THENc3:=c3+1;ELSEc3:="0000";c4:=c4+1;ELSEc4:="0000";IF c5<"1001"THEN c5:=c5+1;ELSEc5:="0000"; IF c6<"1001"THEN c6:=c6+1;ELSEc6:="0000";alm<='1';END IF;END IF;END IF;END IF;END IF;END IF;END IF;ELSEIF clr='0'THENalm<='0';END IF;c6:="0000";c5:="0000";c4:="0000";c3:="0000";c2:="0000";c1:="0000";c0:="0000";END IF;IF c6/="0000"THENq3<=c6;q2<=c5;q1<=c4;q0<=c3;dang<="0100";ELSIF c5/="0000"THEN q3<=c5;q2<=c4;q1<=c3;q0<=c2;dang<="0011";q3<=c4;q2<=c3;q1<=c2;q0<=c1;dang<="0010";ELSEq3<=c3;q2<=c2;q1<=c1;q0<=c0;dang<="0001";END IF;END IF;END PROCESS;END CORN_ARC;波形仿真图：3、LOCK模块LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY LOCK ISPORT(A0,A1,A2,A3,A4:IN STD_LOGIC_VECTOR(3 DOWNTO 0);q0,q1,q2,q3,q4:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);clk:IN STD_LOGIC);END LOCK;ARCHITECTURE ART OF LOCK ISBEGINPROCESS(clk)BEGINIF(clk'EVENT AND clk='1')THEN q0<=A0;q1<=A1;q2<=A2;q3<=A3;q4<=A4;END IF;END PROCESS;END ART;波形仿真图：顶层仿真波形：实验结果：实现了四位数字频率计的设计。
频率计——电子电路实验报告
电子电路实验报告学院（系）电子与信息工程学院专业电子信息工程（中意）学生姓名秦翰学号11523032013 年8 月2日一、数字频率计的原理频率计的基本原理是用一个频率稳定度高的频率源作为基准时钟，对比测量其他信号。
因此数字频率计实际是一个脉冲计数器，即在单位时间里所统计的脉冲个数，所以我们课题研究的主要内容放在计数脉冲电路。
实际应用中测量频率和周期的方法一般可分为无源测频法、有源测频法及计数器法等方法。
计数器法，又分为直接测频法和间接测频法。
（1）直接测频法，即在一定闸门时间内测量被测信号的脉冲个数。
用一标准闸门信号（闸门宽度为T c ）对被测信号的重复周期进行计数，计数结果为N x 时，其待测频率为时间T c 为标准闸门宽度（s ），N x 为计数器计出的脉冲个数（重复周期数），测量的精度主要取决于计数N x 的误差。
其特点在于：测量方法简单；待测信号频率越高，精度越高；测量时间越长，误差越小；但当待测信号频率较低时，误差较大。
（2）间接测频法，如周期测频法。
此法是在待测信号的一个周期T x 内，记录标准频率信号变化次数N 0。
这种方法测出的频率是x F =0N /x T （公式2-2） 此法的特点是低频检测时精度高，但高频检测时误差很大。
为了提高T 法高频测量时的精度可通过A 分频使待测信号的周期扩大A 倍。
数字频率计作为数字电路中的一个典型应用，实际的硬件设计用到的器件较多，连线比较复杂，而且会产生比较大的延时，造成测量误差、可靠性差。
随着复杂可编程逻辑器件的广泛应用，以EDA 工具作为开发手段，运用VHDL 语言。
将使整个系统大大简化。
提高整体的性能和可靠性。
1.电路的组成及工作原理(1) 电路的组成数字频率计一般都由振荡器、分频器、三级CMOS 反相器、控制器、计数译码器、LED 显示器这几部分组成。
首先晶振信号由振荡器的振荡电路产生一个标准频率信号，经分频器分频得到2Hz 的控制脉冲。
实验报告_频率计
实验报告_频率计数字逻辑与处理器基础实验频率计实验报告姓名：学号：2012011250班级：组号：S2⽬录实验⼋：频率计 (3)⼀、实验⽬的 (3)⼆、实验内容 (3)(⼀) 设计⽅案 (3)1. 待测信号产⽣模块 (3)2. 分频模块 (4)3. 计数器模块 (4)4. 16位锁存器模块 (5)5. 控制信号产⽣模块 (6)6. 译码模块 (7)7. 扫描模块 (8)(⼆) 仿真结果 (9)(三) 实验硬件调试 (10)1. ⾯积与速度的关系清单 (10)2. 综合电路图 (12)3. 实验调试结果 (12)三、实验总结 (13)实验⼋：频率计⼀、实验⽬的掌握频率计的原理和设计⽅法⼆、实验内容(⼀)设计⽅案频率计⽤于对⼀个未知频率的周期信号进⾏频率测量，在1s内对信号周期进⾏计数，即为此周期信号的频率。
频率计内部实现框图如下所⽰，其内部包括频率量程处理模块（10 分频）、时钟频率产⽣模块、控制信号产⽣模块、⼗进制计数器模块、锁存器模块、译码显⽰模块等。
下⾯对⼏个模块分别作出阐释。
1.待测信号产⽣模块系统时钟信号为100MHz，利⽤不同的分频⽐将系统时钟分成四组不同的待测信号：3125Hz，6250Hz，50Hz，12500Hz。
将以上四组信号作频率计的输⼊。
具体代码如下，代码⽂件为siginput.v2.分频模块产⽣三个不同的分频⽐，其中两个将系统时钟分为1Hz信号和1KHz信号，分别作为计数时钟和扫描时钟；另⼀个分频⽐为10，⽤于⾼量程下的测量。
具体代码如下，代码⽂件为divider.v3.计数器模块这是⼀个四位⼗进制的计数器，当待测信号的上升沿来临，在使能信号enable有效，复位信号reset⽆效时开始计数。
具体代码如下，代码⽂件为counter.v4.16位锁存器模块输⼊为计数器产⽣的16位输出，lock信号（⾼电平）有效时输出锁定，否则，输出透明显⽰计数器值。
具体代码如下，代码⽂件为latch_16bits5.控制信号产⽣模块产⽣计数器的使能信号enable（⾼电平有效）、复位清零信号reset（低电平有效）以及锁存器的锁存信号lock（⾼电平锁存，低电平透明输出）。
频率计实验报告
频率计实验报告专业电子信息工程姓名学号姓名学号姓名学号指导教师设计时间目录引言 .............................................................................................. - 3 - 第一章频率计概述........................................................................ - 3 -1.1数字频率计概述.................................................................. - 3 -1.2频率计设计要求.................................................................. - 4 - 第二章频率计方案设计 ................................................................ - 4 -2.1 方案比较............................................................................ - 4 -2.1.1方案一：单片机频率计(基于A T89S52) ....................... - 4 -2.1.2方案二：CPLD频率计（基于VHDL语言）.............. - 5 -2.2方案选择............................................................................. - 6 - 第三章CPLD频率计总体设计 ..................................................... - 6 -3.1 测频的方法 ........................................................................ - 6 -3.2 记数器法测频原理............................................................. - 7 -3.3 设计实现............................................................................ - 7 -3.3.1总体方案...................................................................... - 7 -3.3.2设计的实现 .................................................................. - 8 -3.3.3 VHDL语言编写的程序................................................ - 9 -3.3.4编译与仿真 ................................................................ - 14 -3.3.5程序加载至单片机........................... 错误！未定义书签。
课程设计实验报告(简易频率计)
实验二：简易电子琴一、实验目的（1）学习采用状态机方法设计时序逻辑电路。
（2）掌握ispLEVER 软件的使用方法。
（3）掌握用VHDL 语言设计数字逻辑电路。
（4）掌握ISP 器件的使用。
二、实验所用器件和设备在系统可编程逻辑器件ISP1032一片示波器一台万用表或逻辑笔一只TEC-5实验系统，或TDS-2B 数字电路实验系统一台三、实验内容设计一个简易频率计，用于测量1MHz 以下数字脉冲信号的频率。
闸门只有1s 一档。
测量结果在数码管上显示出来。
不测信号脉宽。
用一片ISP芯片实现此设计，并在实验台上完成调试。
实验设计：1.产生准确闸门信号（1s）。
100kHz时钟经100K分频（一次完成），再经2分频产生方波，1s 用于计数，1s用于显示结果（及清零）；2. 利用闸门信号控制一个计数器对被测脉冲信号进行计数， 1s内计数的结果就是被测信号的频率；3.每次对被测信号计数前，自动清零；4. 计数器采用十进制；5.显示频率值上下浮动，要修改源代码。
6.数码管高低位的接线。
VHDL源代码：library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity fget isport(clk:in std_logic; --输入时钟源 bclk:in std_logic;kout:out std_logic_vector(26 downto 0));end fget;architecture top of fget iscomponent divideport(clk1:in std_logic;cl:out std_logic;co:out std_logic;ro:out std_logic);end component;component gateport(bc1:in std_logic;cl1:in std_logic;co1:in std_logic;op:out std_logic_vector(26 downto 0));end component;component saveport(op1:in std_logic_vector(26 downto 0);ro1:in std_logic;eout:out std_logic_vector(26 downto 0));end component;signal scl:std_logic;signal sco:std_logic;signal sro:std_logic;signal sop:std_logic_vector(26 downto 0);BEGINu1:divide PORT MAP(clk,scl,sco,sro);u2:gate PORT MAP(bclk,scl,sco,sop);u3:save PORT MAP(sop,sro,kout);end;--闸门模块library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity gate isport(bc1:in std_logic;cl1:in std_logic;co1:in std_logic;op:out std_logic_vector(26 downto 0) --5个8421,一个七段译码);end;architecture art2 of gate iscomponent cnt10 --十进制计数模块port(clk2:in std_logic;en:in std_logic;--使能端clr:in std_logic;--重置qout:out std_logic_vector(3 downto 0 );cout:out std_logic);end component;component seventranse --七段模块port(clk6:in std_logic_vector(3 downto 0 );op2:out std_logic_vector(6 downto 0 ));end component;signal scout1:std_logic;--输出(十进制)signal scout2:std_logic;signal scout3:std_logic;signal scout4:std_logic;signal scout5:std_logic;signal scout6:std_logic;signal qout1:std_logic_vector(3 downto 0);--8421（下同）signal qout2:std_logic_vector(3 downto 0);signal qout3:std_logic_vector(3 downto 0);signal qout4:std_logic_vector(3 downto 0);signal qout5:std_logic_vector(3 downto 0);signal qout6:std_logic_vector(3 downto 0);signal op2: std_logic_vector(6 downto 0);--七段beginr1:cnt10 PORT MAP(bc1,co1,cl1,qout1,scout1);r2:cnt10 PORT MAP(scout1,co1,cl1,qout2,scout2);r3:cnt10 PORT MAP(scout2,co1,cl1,qout3,scout3);r4:cnt10 PORT MAP(scout3,co1,cl1,qout4,scout4);r5:cnt10 PORT MAP(scout4,co1,cl1,qout5,scout5);r6:cnt10 PORT MAP(scout5,co1,cl1,qout6,scout6);t1:seventranse PORT MAP(qout6,op2);process(co1)beginif (co1'event and co1='0') thenop<=op2&qout5&qout4&qout3&qout2&qout1;--结果显示end if;end process;end;--寄存器模块library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity save isport(op1:in std_logic_vector(26 downto 0);ro1:in std_logic;eout:out std_logic_vector(26 downto 0));end entity;architecture art4 of save issignal temp:std_logic_vector(26 downto 0);beginprocess(ro1)beginif ro1'event and ro1='1'then --上升沿判断temp<=op1;end if;eout<=temp;end process;end art4;--十进制计数器模块library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity cnt10 isport(clk2:in std_logic;en:in std_logic;clr:in std_logic;qout:out std_logic_vector(3 downto 0 );cout:out std_logic);end entity;architecture art3 of cnt10 issignal temp:std_logic_vector(3 downto 0 );beginprocess(clk2,en,clr)beginif (clr='1') then --重置时清0temp<="0000";elsif (en='1') thenif(clk2'event and clk2='1')then --上升沿判断进位if(temp="1001")thentemp<="0000";elsetemp<=temp+1;end if;end if;end if;end process;qout<=temp;cout<='1' when temp="1001" else '0';end art3;--分频模块library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity divide isport(clk1:in std_logic;cl:out std_logic;co:out std_logic;ro:out std_logic);end;architecture art1 of divide issignal preclk:std_logic;signal temp1:std_logic;signal temp2:std_logic;beginp1: process(clk1) --先进行2500分频variable count:integer range 0 to 2500;beginif clk1'event and clk1='1'thenif count=2499 thencount:=0;preclk<='1';else count:=count+1;preclk<='0';end if;end if;end process;p2: process(preclk) --依次二分频实现闸门beginif preclk'event and preclk='1'thentemp2<=not temp2;end if;end process;p3: process(temp2)variable count2:std_logic;beginif temp2'event and temp2='1'thencount2:=not count2;if count2='1'thenco<='1';temp1<='0';else co<='0';temp1<='1';end if;end if;end process;p4:process(temp2)beginif (temp1='1' and temp2='0') thencl<='1';elsecl<='0';end if;end process;ro<=temp1;end;--七段译码器模块library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity seventranse isport(clk6:in std_logic_vector(3 downto 0 );op2:out std_logic_vector(6 downto 0 ));end entity;architecture art5 of seventranse isbeginprocess(clk6)begincase clk6 iswhen "0000"=> op2<="1111110";when "0001"=> op2<="0110000";when "0010"=> op2<="1101101";when "0011"=> op2<="1111001";when "0100"=> op2<="0110011";when "0101"=> op2<="1011011";when "0110"=> op2<="1011111";when "0111"=> op2<="1110000";when others=> op2<="0000000";end case;end process;end art5;四、实验小结：实验要求用闸门信号控制计数器计时，于是在十进制计数器模块中添加使能信号en（en=‘1’计数器进行加1 计数，en=‘0’时计数器保持），将闸门信号作为使能信号接入，即可实现1s计数，1s显示。
数字频率计设计实验报告
数字频率计设计实验报告1.实验目的本实验旨在通过设计数字频率计的电路，使学生掌握数字电路的设计与运用，加深对计数器、分频器等数字电路的理解，同时熟悉数字电路及测量方法。
2.实验原理数字频率计的原理基于时间测量，将待测信号的周期或频率转化为时间或计数值，再转化为显示在数码管上的频率或周期。
其电路主要由时基、型切换及显示部分组成。
时基部分是实现数字频率计最核心的部分，具有准确的定频测量功能。
根据时基频率的稳定性，数字频率计还可分为光学时基式和晶体时基式，后者是目前数字频率计设计中较为主流和有效的方案。
型切换部分是将输入信号的周期或频率转化为电平，经一个比较器进行比较，输出脉冲后送到后端的计数器。
可分为一级型切换和两级型切换，一级型切换分频系数较小，能测量的频率范围较宽，但精度相对较低；两级型切换分频系数较多，能够实现更高的精度，但测量范围相对较窄。
显示部分主要由解码器、数码管、驱动器等构成，将计数器输出的数字部分经过解码器解码，以驱动数码管显示实际测量结果。
3.实验内容3.1电路设计本实验按照晶体时基式数字频率计的设计原理，设计一个简单的频率计电路。
时基部分采用简单的晶体振荡器电路，输入3V的电源电压，晶体振荡频率为6M，采用CD4066B型CMOS开关实现时填充寄存器与计数控制部分的切换。
型切换部分采用两级型切换，以加强精度，输入信号经过第一级分频后送到S1端，S1端接CD4066B的开关控制引脚，在S1位置上的6dB衰减电阻衰减输入信号再经过第二级分频后进入计数控制部分。
显示部分采用三片74LS47数码管显示器驱动芯片将数码转移至共阴数码管，选用CD4052B组成的位选开关循环驱动数码管。
3.2电路测试将方法频率计电路搭建完成后，接通电源，输入300Hz、3kHz、30kHz和300kHz的信号，观察数码管的测量结果。
并与示波器进行对比，计算相对误差。
4.实验结果通过实验测试，本设计可以稳定地测量300Hz至300kHz范围内的信号频率，并且测量误差相对较小。
数字频率计实训报告
一、实训目的本次数字频率计实训旨在使学生掌握数字频率计的基本原理、结构、工作原理以及实际操作技能。
通过实训，学生能够了解数字频率计在电子技术中的应用，提高电子测量和信号处理能力，为今后从事相关领域的工作打下坚实基础。
二、实训环境1. 实训设备：数字频率计、示波器、信号发生器、万用表等。
2. 实训软件：数字频率计操作软件、示波器操作软件等。
3. 实训场地：电子实验室。
三、实训原理数字频率计是一种用于测量信号频率的仪器，它通过数字电路对输入信号进行采样、计数、处理，最终显示出信号的频率。
其基本原理如下：1. 采样：将输入信号按照一定的采样频率进行采样，得到一系列离散的采样值。
2. 计数：对采样值进行计数，得到在一定时间内信号变化的次数。
3. 处理：根据计数结果和采样频率，计算出信号的频率。
四、实训过程1. 数字频率计的结构认识：了解数字频率计的组成部分，如：模拟输入电路、数字信号处理电路、显示电路等。
2. 数字频率计的使用方法：学习数字频率计的操作步骤，包括：开机、设置测量范围、输入信号、读取频率值等。
3. 信号发生器的使用：掌握信号发生器的操作方法，产生不同频率、幅度和波形的信号。
4. 数字频率计的测量：使用数字频率计测量信号发生器产生的信号频率，并与理论值进行比较，分析误差原因。
5. 示波器的使用：观察信号波形，分析信号的频率、幅度、相位等特性。
6. 数据分析与处理：对测量数据进行处理和分析，得出结论。
五、实训结果1. 成功掌握了数字频率计的基本原理、结构和工作原理。
2. 熟练掌握了数字频率计的操作方法，能够独立进行测量和数据分析。
3. 通过实验，验证了数字频率计在电子技术中的应用价值。
4. 提高了电子测量和信号处理能力。
六、实训总结1. 数字频率计是一种重要的电子测量仪器，广泛应用于电子技术领域。
2. 掌握数字频率计的基本原理、结构和工作原理，对于从事电子技术工作具有重要意义。
3. 实训过程中，应注意以下几点：- 熟悉数字频率计的操作方法，避免误操作。
频率计实验报告
频率计实验报告姓名： 学号：一、实验目的1.了解频率计的工作原理和实现方法。
2.利用CPLD 和单片机设计制作一台可以测量频率为1Hz~10MHz 信号的频率计，频率精度的基本要求为误差在±1Hz 内，f 为10MHz 时，频率绝对误差不大于1000Hz ；f 小于1000Hz 时，频率绝对误差不大于1Hz 。
3.通过对频率计的程序设计进一步加强对CPLD 和单片机的编程应用能力和电路设计及搭接能力。
二、实验原理方案一：CPLD 实验I - 被测信号 IV – 锁存 II - 秒信号 V – 显示 III- 与门输出时序：闸门信号的周期与占空比锁存信号的产生计数器输出格式和位数计数器清零信号的产生显示格式计数器时序产生锁存器Signal inClockI II III IV VDisplayI II III IVV方案二：CPLD+单片机由8MHz 的晶振分频至0.8Hz ，作为闸门信号闸门信号：占空比为80%，低电平时间为0.25s ，高电平时间为1s （闸门） 时序与方案1的时序相似，只是锁存器已不存在，无需锁存信号计数器清零信号是在单片机完成读取后给出用选择器的目的在于减少单片机引脚的使用可每次读取一个显示位所对应的数据方案3：CPLD+单片机闸门信号由输入信号同步，因此其时间可变可由闸门时间内输入脉冲出现的数目Ns 和闸门时间内晶振信号脉冲出现的数目Nc 得到输入信号的频率：fs = Ns * fc / Nc适应不同频率的输入信号单片机（或CPLD ）感知输入信号的频率范围，并由此调节闸门时间闸门时间的调节必须是在一次完整的计数显示过程后进行无论频率、周期还是时间间隔的数字化测量，均是基于主门加计数器的结构而实现的。
其中主门具有“与门”的逻辑功能。
主门的一个输入端送入的是待检测的信号。
另一端送入的是闸门信号，可以由晶振通过分频得到高电平为1秒，低电平为0.25秒的闸门信号。
其中的1秒钟用于对待测信号的脉冲个数进行检分频链选择器Clock 闸门速度选择触发器计数器计数器选择器选择器Signal in 计数器选择器Signal inClock 分频链单片机Display测，0.25秒则用于传输数据、显示以及计数器的清零。
频率计实验报告
频率计实验报告频率计实验报告引言：频率计是一种用于测量信号频率的仪器。
在电子工程、通信和物理等领域中，频率计被广泛应用于测量和分析各种信号的频率特性。
本实验旨在通过使用频率计来测量不同信号源的频率，并探究其测量精度和适用范围。
实验过程：实验中，我们使用了一台精密频率计和几个不同的信号源。
首先，我们将频率计连接到信号源，并调整频率计的设置以适应不同的信号频率范围。
然后，我们逐个测量每个信号源的频率，并记录下测量结果。
在测量过程中，我们还注意到信号源的幅度对频率计的测量结果是否有影响。
实验结果：通过实验，我们得到了一系列信号源的频率测量结果。
我们发现，在低频范围内，频率计的测量精度较高，能够准确测量信号源的频率。
然而，当信号频率超过一定范围后，频率计的测量精度开始下降，甚至无法准确测量。
这是因为频率计的设计和工作原理决定了其适用范围有限。
进一步分析：在实验中，我们还发现信号源的幅度对频率计的测量结果有一定影响。
当信号幅度较小时，频率计可能无法稳定地测量信号的频率。
这是因为频率计需要足够的信号能量来进行稳定的测量。
因此，在使用频率计进行测量时，我们需要注意信号源的幅度是否满足要求。
实验误差：在实验中，我们还存在一定的测量误差。
这些误差可能来自于频率计本身的精度限制，也可能来自于信号源的不稳定性或其他外界干扰因素。
为了减小误差，我们可以采取一些措施，例如增加测量次数并取平均值，或使用更高精度的频率计。
应用与展望：频率计在现代科学和工程中具有广泛的应用前景。
它可以用于测量和分析各种信号的频率特性，从而帮助我们更好地理解和掌握信号的行为规律。
未来，随着科学技术的不断进步，频率计的测量精度和适用范围将进一步提高，为各个领域的研究和应用提供更多可能性。
结论：通过本次实验，我们深入了解了频率计的工作原理和测量特性。
我们发现频率计在测量低频信号时具有较高的精度，但在高频范围内可能存在测量误差。
同时，我们还注意到信号源的幅度对频率计的测量结果有一定影响。
数字频率计实训报告总结
一、实训背景与目的随着科技的飞速发展，数字频率计在各个领域得到了广泛应用。
为了更好地了解数字频率计的工作原理和实际应用，提高自身的实践能力，我们选择了数字频率计作为实训项目。
本次实训旨在使学生掌握数字频率计的设计原理、实现方法及调试技巧，提高学生在电子设计、电路分析等方面的综合能力。
二、实训内容与过程1. 实训内容本次实训主要包括以下内容：（1）数字频率计的基本原理和设计方法（2）TMS320F2812 DSP芯片及其在数字频率计中的应用（3）数字频率计的硬件电路设计（4）数字频率计的软件编程（5）数字频率计的调试与优化2. 实训过程（1）理论学习：通过查阅相关资料，了解数字频率计的基本原理、TMS320F2812 DSP芯片的功能和应用，为后续的实践环节打下理论基础。
（2）硬件电路设计：根据实训要求，设计数字频率计的硬件电路，包括电源管理模块、输入调理模块、信号处理模块、通讯模块和D触发器等。
（3）软件编程：编写数字频率计的软件程序，实现频率测量、脉宽和占空比测量等功能。
（4）调试与优化：对数字频率计进行调试，检查电路性能，优化软件程序，确保数字频率计能够稳定、准确地测量频率。
三、实训成果与分析1. 实训成果本次实训成功设计并实现了一款基于TMS320F2812 DSP芯片的简易数字频率计。
该频率计具有以下特点：（1）高精度：采用多周期测量原理，提高了测量精度。
（2）宽量程：在保证最大相对误差的前提下，尽可能扩大了测量范围。
（3）易于扩展：可根据实际需求，增加其他功能模块。
2. 实训成果分析（1）硬件电路设计方面：在硬件电路设计过程中，我们充分考虑了电路的稳定性和可靠性，选用合适的元器件，确保电路性能。
（2）软件编程方面：在软件编程过程中，我们采用了模块化设计，提高了代码的可读性和可维护性。
同时，针对数字频率计的测量原理，进行了详细的误差分析，优化了软件程序。
（3）调试与优化方面：在调试过程中，我们针对电路性能和软件程序进行了多次优化，确保数字频率计能够稳定、准确地测量频率。
数字频率计设计实训报告
一、实训目的1. 熟悉数字频率计的原理和设计方法。
2. 学会使用数字电路设计工具进行电路设计。
3. 提高实际动手能力，培养创新思维。
4. 增强团队协作意识。
二、实训内容本次实训以设计一款简易数字频率计为目标，主要内容包括：1. 确定设计指标和功能要求。
2. 设计数字频率计的硬件电路。
3. 编写程序实现频率计的功能。
4. 进行电路调试和测试。
三、设计指标和功能要求1. 频率测量范围：1Hz～99.99kHz。
2. 波形测量：正弦波、方波、三角波等。
3. 数码显示：LCD1602液晶显示屏。
4. 量程选择：手动切换。
5. 误差：≤±1%。
四、硬件电路设计1. 信号输入电路：采用LM324运算放大器作为信号放大和整形电路，确保信号幅度在1Vpp以上。
2. 分频电路：采用74HC390计数器进行分频，将输入信号频率降低到计数器可计数的范围内。
3. 计数电路：采用74HC595移位寄存器实现计数功能，计数结果通过串口输出。
4. 显示电路：采用LCD1602液晶显示屏显示频率值。
5. 控制电路：采用AT89C52单片机作为主控制器，负责信号处理、计数、显示和量程切换等功能。
五、程序设计1. 初始化：设置计数器初值、波特率、LCD1602显示模式等。
2. 主循环：检测信号输入、计数、计算频率、显示结果。
3. 信号处理：对输入信号进行放大、整形、分频等处理。
4. 计数：根据分频后的信号频率，对计数器进行计数。
5. 计算频率：根据计数结果和分频系数计算实际频率。
6. 显示：将计算出的频率值通过串口发送到LCD1602显示屏。
7. 量程切换：根据手动切换的量程，调整分频系数。
六、电路调试与测试1. 调试信号输入电路，确保信号幅度在1Vpp以上。
2. 调试分频电路，确保分频后的信号频率在计数器可计数的范围内。
3. 调试计数电路，确保计数器能够正确计数。
4. 调试显示电路，确保LCD1602显示屏能够正确显示频率值。
频率计课程设计实验报告
课程设计报告课程设计名称：电子系统综合课程设计课程设计题目：频率计频率计课程设计实验报告一、设计任务要求1、根本要求：设计一个3位十进制数字显示的数字式频率计，其频率测量范围在1MHz内。
量程分别为10kHz,100kHz和1MHz三档，即最大读数分别为和999kHz。
这里要求量程可以自动转换，详细要求如下：1〕、当读数大于999时，频率计处于超量程状态，此时显示器发出溢出指示〔最高位显示F，其余各位不显示数字〕，下一次测量时，量程自动增大一档。
2〕、当读数小于099时，频率计处于欠量程状态，下一次测量时，量程自动减小一档。
3〕、采用记忆显示方式，即计数过程中不显示数据，待计数过程完毕以后，显示测频结果，并将此显示结果保持到下一次计数完毕，显示时间不小于1s。
4〕、小数点位置随量程变更自动移位。
二、设计方案1、系统功能〔根本功能和附加功能〕根本功能：显示待测频率，LED灯显示小数点，显示待测频率的量程。
附加功能：实现量程自由变化，通过拨码开关控制待测频率大小。
2、系统设计方案说明1、分频模块：由于测频时不同量程档需要不同的时基信号，分频模块是必不可少的。
系统通过试验箱给定的50MHZ的频率通过分频变成0.5HZ，即1秒钟得计数时间，通过1秒钟的记数时间里待测频率上升沿的数量实现频率测定，待测频率通过分频，多路器等实现各频率的测定2 计数模块：想要实现频率的测定，其实就是在1秒钟的计数时间里对待测频率信号上升沿进展计数，所以计数模块是不可缺少的，本计数器需输出指示超量程和欠量程状态的信号。
3 量程控制模块：对待测频率的量程进展判断，确定量程以后，根据不同的量程，在试验箱上显示，我们的设计是4个量程〔1，2,3量程和超量程〕。
：4 BCD译码模块：用到实验箱SOPC上的6个静态共阳数码管中的后三个数码管，并且试验箱内部有译码器，只需要输入4位数就可以在数码管上显示。
三、各模块程序如下：1、分频模块程序：1〕百分频模块程序：module plj(clk,dingshi);input clk;output dingshi;reg [40:0] counter;reg dingshi;always @(posedge clk)beginif (counter==49) //计数时钟上升沿数量，100次时钟周期begin //输出一周期信号，得到100分频信号。
频率计实验报告
频率计实验报告信息工程实验任务及要求：1.设计一个可测量的数字式频率计，测量范围为1Hz-12MHz。
2.用层次化的设计方法设计该电路，编写各个功能模块的程序。
3.仿真各功能模块，通过观察有关波形确认电路设计是否正确4.完成电路设计后，通过在实验系统上下载，验证设计的正确性实验原理分析：根据总的设计图可知：8位十进制数字频率计的设计有一个测频控制信号发生器TESTCTL，8个有时钟使能的十进制数字计数器CNT10，一个32位锁存器REG32B组成。
测频控制信号发生器的设计原理和要求：频率测量的基本原理是计算每秒钟内待测信号的脉冲个数。
这就要求TESTCTL的计数使能信号TSTEN能产生1秒脉宽的周期信号，并对频率计的每一个计数器CNT10的ENA使能端进行不同控制。
当ＴＳＴＥＮ高电平时允许计数，低电平时停止计数，并保持所计的数。
在停止计数的期间，首先需要一个锁存信号Ｌｏａｄ的上跳沿将计数器在前一秒的计数值锁存进３２位锁存器REG32B中，且由外部的七段译码器译出并稳定显示。
设置锁存器的好处是，显示的数据稳定，不会由于周期性的清零信号而不断闪烁。
锁存信号之后，必须有一个清零信号CLR_CNT对计数器进行清零，为下一秒钟的计数操作做准备，测频控制信号发生器的工作时序为周期2秒，占空比为0.5的方波，为了产生的方波，需首先建立一个由D触发器构成的二分频器，在每秒时钟CLK上升沿到来时使其翻转，其中控制信号时钟CLK的频率为1Hz,那么信号TSTEN的脉宽恰好为1秒，可以用作闸门信号，然后根据测频的时序要求，可得出信号Load和CLR_CNT的逻辑描述，在一个计数完成后，即计数使能信号TSTEN在1秒的高电平后，利用其反向值的上升沿产生一个锁存信号Load，0.5秒后，CLR_CNT产生一个清零信号跳沿。
各个模块的源程序如下所示：TESTCTL仿真波形：REG32B仿真波形：分析：设置锁存器的好处是，显示的数据稳定，不会由于周期性的清零信号而不断闪烁。
简易频率计设计实验报告
（2） 、T1 25ms 定时中断服务程序 系 统 时 钟 为 24MHz ， 机 器 周 期 为 0.5us ， 最 大 定 时 时 间 为
65536 0.5us 32.768ms ，我们选用的定时时间为 25ms，定时中断 40 次即可实现 1s 定 时，T1 中断服务程序的流程图如下：
姓 学 专
名： 号： 业：
胡 嗣 维 021240*** 物 理 学 杨 老 师
指导老师：
2015 年 7 月 5 日
简易数字频率计的设计
实验目标：设计一个简易的数字频率计，能实时测量周期信号的频率，并将结果显示出 来，频率测量范围为 0~1MHz
总体方案
1.频率测量基本原理 数字频率计的主要功能是测量周期信号的频率。频率是单位时间内（1s）信号发生周期变 化的次数。如果能在给定的 1s 时间内对周期信号进行计数，并将计数结果显示出来，就实 现了对被测信号的频率测量。 2 实现方法 单片机 AT89S51 内部具有两个 16 位定时/计数器，如果用 T0 对外界周期信号进行计数， T1 作为定时器产生 1s 的定时中断， 在 T1 的定时中断服务程序中读取 T0 的计数值， 即可实 现频率的测量。由于测量的频率范围是 0~1000000Hz（1MHz） ，根据单片机对外部信号的计 数需要两个机器周期才能识别一个脉冲， 所以外部计数脉冲的频率应该小于振荡频率的 1/24. 所以选择 24MHz 才能实现频率测量范围为 0~1000000Hz（1MHz） 。如果系统的频率测量范 围更大，则可以在周期脉冲信号接入 T0 引脚前加分频电路即可。 3 系统硬件设计 系统硬件连接电路图如图所示。系统比较简单，数据处理量不大，因此选用 AT89S51 作为 控制系统的核心。其特点是低功耗、高性能的 CMOS 单片机。AT89S51 单片机采用静态时 钟方式，时钟频率为 0~33MHz。本次我们采用的是 24MHz 的工作频率。频率测量没有大量 的运算和暂存数据，现有的 128B 片内 RAM 已经满足要求，因此不必要外扩片外 RAM。系 统选用 LCD1602 显示频率，因为系统外扩的元件先对比较少，LCD1602 采用 I/O 并行接口 方式和单片机相连。图中
频率计设计实验报告
频率计设计实验报告频率计设计实验报告智能09012009010993周红蕊一、设计任务设计一个频率计电路，要求有4位十进制数码显示，可测量函数发生器输出的信号频率。
1.可测量9.999KHZ以内的频率并显示。
2.4位数的任意脉冲计数和显示。
3.将灵敏度从100mv提高到5mv。
二、技术要求1. 电源电压：+5V。
2. 输入信号幅度范围：5m v～10 V。
3. 信号输入方式：交流输入。
4. 输入信号波形要求：任意波形周期信号、任意波形脉冲信号。
三、设计器材及仪器1.晶体振荡器。
2.电路芯片（4060、4518、4017、7414、74373、74247）。
3.数码管LA5011。
4.电阻（300、1K、2 K、2M）。
5.电容33pf。
6.稳压电源。
7.信号源。
8.万用表。
9.示波器。
四、频率计工作原理1.频率计工作原理简述频率计是实验室常用仪器之一，其基本工作原理如图6.6.1所示。
首先要有一个稳定而又准确的频率源，用它产生的频率信号经过分频电路后得到标准时间等于一秒的闸门信号，并在闸门信号的后沿由锁存清零控制器产生锁存信号使锁存器锁存数据、产生清零脉冲使计数器清零，以便下一次重新开始计数被测频率信号在闸门开启的一秒钟内可以通过闸门电路进入BCD码计数器进行计数，当闸门信号的后沿到来时计数器停止计数，同时在锁存信号的控制下将计数结果锁存在锁存器中，被锁存的数据经译码驱动电路译码后驱动数码显示电路。
图6.6.1 简易频率计原理框图2．电路分析1）限幅整形电路U i U o频率计的输入信号是各种各样的，既可能有正弦波、矩形波和三角波，也可能有各种周期的、非周期的脉冲波和奇异波。
无论什么波形，要计数准确，起码的条件是信号的信噪比必须足够大。
输入级阻抗要足够高，而且当信号幅度很高时输入级电路不能被烧毁。
因此在信号输入端应有一级高阻输入低噪声前置放大器和限幅器，并且应有一级整形电路，把各种输入信号变成比较规范的矩形波。
频率计报告
任务书一、设计题目：信号发生器（一）二、设计目的1、研究正弦波等振荡电路的振荡条件。
2、学习波形产生、变换电路的应用及设计方法以及主要技术指标的测试方法。
三、设计要求及主要技术指标设计要求：设计并仿真能产生方波、三角波及正弦波等多种波形信号输出的波形发生器。
1、方案论证，确定总体电路原理方框图。
2、单元电路设计，元器件选择。
3、仿真调试及测量结果。
主要技术指标1、正弦波信号源：信号频率范围20Hz～20kHz 连续可调；频率稳定度较高。
信号幅度可以在一定范围内连续可调；2、各种输出波形幅值均连续可调，方波占空比可调；3、设计完成后可以利用示波器测量出其输出频率的上限和下限，还可以进一步测出其输出电压的范围。
正文：一、方案论证与比较1．频率测量方法频率测量方法有M法，T法，M/T法，测量的基本要求是快速准确。
(1)M法：测量计数在一定时间Tc内的信号脉冲数M。
譬如，Tc＝1秒，计数值M＝1200，则信号频率为1200Hz；Tc＝0.1秒，计数值M=1200，则信号频率为12000Hz。
显然，M法适用于高频信号的测量。
(2)T法：测量一个完整脉冲的周期T，则此周期T的倒数就是待测频率。
譬如，测得T＝0.1ms，则信号频率为10000Hz。
显然，T适用于低频信号测量。
(3)M/T法：测量在一定时间Tc左右M个整数脉冲的完整周期T，则待测信号频率为M/T。
首先给定一个基本时间Tc，利用计数器测得Tc内的脉冲个数，设为M。
但是，一般情况下，在Tc结束时刻并不严格的与第M个脉冲结束时刻（即第M+1个脉冲上升沿时刻）相对应，因此，利用定时器测量出Tc结束时刻到第M个脉冲结束时刻的时间ΔT，则T=Tc+ΔT,于是可求频率。
(4)2．频率测量参考方案设采用M法，定时时间T=1秒，则计数值即为待测频率。
设频率计的测量频率范围为1Hz～65535Hz，则设计方案如下：利用CT0作一秒定时器，利用8253CT2作待测信号脉冲计数器，在定时开始之时也开启计数器，在一秒定时到时关闭计数器并读取计数值，此计数值即为频率。
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频率计实验报告
信息工程
实验任务及要求：
1.设计一个可测量的数字式频率计，测量范围为1Hz-12MHz。
2.用层次化的设计方法设计该电路，编写各个功能模块的程序。
3.仿真各功能模块，通过观察有关波形确认电路设计是否正确
4.完成电路设计后，通过在实验系统上下载，验证设计的正确性
实验原理分析：
根据总的设计图可知：8位十进制数字频率计的设计有一个测频控制信号发生器TESTCTL，8个有时钟使能的十进制数字计数器CNT10，一个32位锁存器REG32B组成。
测频控制信号发生器的设计原理和要求：频率测量的基本原理是计算每秒钟内待测信号的脉冲个数。
这就要求TESTCTL的计数使能信号TSTEN能产生1秒脉宽的周期信号，并对频率计的每一个计数器CNT10的ENA使能端进行不同控制。
当ＴＳＴＥＮ高电平时允许计数，低电平时停止计数，并保持所计的数。
在停止计数的期间，首先需要一个锁存信号Ｌｏａｄ的上跳沿将计数器在前一秒的计数值锁存进３２位锁存器REG32B中，且由外部的七段译码器译出并稳定显示。
设置锁存器的好处是，显示的数据稳定，不会由于周期性的清零信号而不断闪烁。
锁存信号之后，必须有一个清零信号CLR_CNT对计数器进行清零，为下一秒钟的计数操作做准备，测频控制信号发生器的工作时序为周期2秒，占空比为0.5的方波，为了产生的方波，需首先建立一个由D触发器构成的二分频器，在每秒时钟CLK 上升沿到来时使其翻转，其中控制信号时钟CLK的频率为1Hz,那么信号TSTEN的脉宽恰好为1秒，可以用作闸门信号，然后根据测频的时序要求，可得出信号Load和CLR_CNT 的逻辑描述，在一个计数完成后，即计数使能信号TSTEN在1秒的高电平后，利用其反向值的上升沿产生一个锁存信号Load，0.5秒后，CLR_CNT产生一个清零信号跳沿。
各个模块的源程序如下所示：
TESTCTL
仿真波形：
REG32B
仿真波形：
分析：设置锁存器的好处是，显示的数据稳定，不会由于周期性的清零信号而不断闪烁。
若已有32位BCD码存在于此模块的输入口，在信号LOAD的上升沿后即被锁存到寄存器REG32的内部，并由REG32的输出端输出，然后由实验板上的7段译码器译成能在数码管上显示输出的相对应的数值
CNT10
仿真波形：
功能分析：此十进制计数器的特殊之处是，有一时钟使能输入端ＥＮＡ，用于锁定计数值，。
当高电平时计数允许，低电平时禁止计数。
采用元件例化方式生成的顶层电路源代码如下所示：
由上图生成的顶层电路图如下所示：
（说明，由代码生成的电路图元件布局不够直观，此处做了些调整）
引脚映射以及实验箱下载
本次设计我们采用GW48 EDA实验箱，选择芯片EP1K30TC144-1，选择模式0，引
在实验箱上选择CLOCK2输入为1Hz，模式选择模式0，引脚映射如上表所示。
实验现象：
实验总结：
本次实验中，10进制计数器和REG32B(类似于D触发器，只是输入和输出为一定长度的矢量)都比较容易编程和修改，较为复杂也较为核心的部分是测频控制信号发生器的构成，它是用来控制8个十进制计数器的使能工作和清零工作以及32位锁存器的存储工作，整个测量过程中，8个十进制计数器不是一直工作，一直在测量的，而是间隔一个周期(1秒)来测量频率的方波峰值，这是频率计工作的核心所在。
在上面的顶层电路图上，每一个网络标号所标示的输出都对应一个数码管。
通过频率计的设计仿真与实际操作，我逐渐学会并熟悉使用软件，逐渐了解VHDL硬件描述语言的设计方法和思想。
通过这次课程设计使我懂得了理论与实际相结合的重要性，只有理论知识是远远不够的，只有把所学的理论知识与实践相结合起来，将理论的知识验证后，才能真正学以致用，从而提高自己的实际动手能力和独立思考的能力。
在实验中也要注意一些细节问题，比如在实时仿真过程中注意可能产生的毛刺，本次实验过程中，最大的问题还是在于测频控制信号发生器的程序编写上，虽然找到了测频器的相关资料，但一直没有深入理解，仿真的时候出现很多错误，在不断的修改中慢慢理解了它的工作原理。
参考资料：
１.潘松，王国栋，VHDL实用教程. 成都：电子科技大学出版社，2001
２.李衍，EDA技术入门与提高．西安：西安电子科技大学出版社，2005。