可置数的10位计数器的设计讲课教案

合集下载
  1. 1、下载文档前请自行甄别文档内容的完整性,平台不提供额外的编辑、内容补充、找答案等附加服务。
  2. 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
  3. 3、如文档侵犯您的权益,请联系客服反馈,我们会尽快为您处理(人工客服工作时间:9:00-18:30)。

可置数的10位计数

器的设计

第二章 EDA实验内容

实验一可置数的10位计数器的设计

一、实验目的:

熟悉Lattice公司的ISPexpert软件,掌握采用EDA技术进行设计的过程,学会使用用VHDL语言进行电路设计。

二、实验内容:

1、编写可置数的10位计数器的VHDL程序。

2、进行逻辑编译、综合和优化。

3、进行软件仿真。

三、实验步骤:

1、建立新目录:如e:\ispexpert 。

2、启动ispDesign Expert :

选择“开始→程序→LatticeSemiconductor→ispDesign Expert”。进入ispEXPERT System Project Navigator(项目浏览器)主窗口。

3、创建一个新的设计项目:

在ispEXPERT System Project Navigator主窗口中,选择File→New Project,建立一个新的工程文件。此时会弹出如下对话框。

注意:在该对话框中的Project Type栏中,必须根据设计类型选择相应的工程文件的类型。将该工程文件保存在E:\ispexpert路径下,取名ls160.syn。

收集于网络,如有侵权请联系管理员删除

4、项目命名:

用鼠标双击Untitled,出现对话框,在Title文本框中输入“ls160 Project”,按OK。

5、选择器件:双击ispLSI15256VE-165LF256,出现 Device Selector对话框,

→ispls1032E-70LJ84,按OK按钮。

选择ispLSI 1k Device→ispLSI 1032E

(1)从菜单上选择“Source→new”

收集于网络,如有侵权请联系管理员删除

收集于网络,如有侵权请联系管理员删除

(2)在New Source 主窗口中,选择VHDL Module 类型。按OK 后,产生New VHDL Sourse 对话框,在对话框的各栏中,分别添入如图所示的信息。按OK 钮后,进入文本编辑Text Editor 编辑VHDL 文件。

(3) 在Text Editor 中输入可置数的10位计数器的VHDL 设计。

LIBRARY ieee; USE ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; ENTITY ls160 IS PORT(data: in std_logic_vector(3 downto 0); clk,ld,p,t,clr:in std_logic; count: buffer std_logic_vector(3 downto 0); tc:out std_logic); END ls160; ARCHITECTURE behavior OF ls160 IS BEGIN tc<='1' when (count="1001" and p='1' and t='1' and ld='1' and clr='1') else '0'; process(clk,clr,p,t,ld) begin if(rising_edge(clk)) then if(clr='1')then if(ld='1')then if(p='1')then if(t='1')then if(count="1001")then count<="0000"; else count<=count+1; end if; else count<=count; end if; else count<=count; end if; else count<=data; end if; else

count<="0000";

end if;

end if;

end process ;

END behavior;

保存以后,在ispEXPERT System Project Navigator主窗口左侧将显示源程序ls160.vhd文件已被自动调入。

单击源程序区中的ispLS1032E—70LT84栏,此时的ispEXPERT System Project Navigator主窗口如下所示:Array

7、编译、综合:

(1)选择信息窗口中的器件,然后双击右侧流程窗口中的Merged EDIF Netlist,生成网表文件,供逻辑综合、功能仿真用。

(2)选择Tools→Synplicity Synplify Synthesis对文件进行编译、综合。

收集于网络,如有侵权请联系管理员删除

收集于网络,如有侵权请联系管理员删除

按RUN 按钮,进行编译和综合。完成以后会在该窗口中显示编译的信息——错误、警告、注意。若此过程中出错,双击上述Synplify 窗口中Sourse File 栏中的ls160.vhd 文件,进行修改并存盘,然后按RUN 钮重新编译。(注:warning,notes 信息可忽略,即关闭该窗口。)

8、功能仿真:通过VHDL 逻辑综合过程后,就可对设计进行功能仿真。

(1)打开项目管理器(Project Navigator ),选择S ource→NEW 。

(2

)选择Waveform Stimulus ,按OK 。

(3)出现Associate Waveform Stimulus 窗口,选择任意一项,按OK 。

(5)出现New Waveform Stimulus 窗口,键入文件名ls160,将自动生成ls160.wbl 文件,按OK 按钮后进入波形编辑(Waveform Edit ),并弹出波形编辑子窗口(Nothing Selected )(也可以选择选择

Object →Edit Mode )。

相关文档
最新文档