交叉存储器设计样本

计算机构成原理课程设计

多体交叉存储器

一、设计目

（1）进一步理解提高计算机系统效率一种有效方式——并行性；

（2）研究交叉存储器设计原理和实现方式，采用并行性设计思想，设计一种简易采用低位交叉编址并行构造存储器；

（3）复习和回顾译码电路设计、地址、数据和控制电路设计有关知识；展开研究性教学，拓展人们知识面，提高分析问题解决问题能力；

（4）培养人们独立思考和创新研究能力，积极营造自主创新良好氛围；

二、设计内容

本次研究性设计规定为：设计一种容量为64KB 采用低位交叉编址8体并行构造存储器。画出CPU 和存储芯片（芯片容量自定）连接图，并写出图中每个存储芯片地址范畴（用 十六进制数表达）。

三、设计规定

（1）参照教材中关于交叉存储器原理，给出系统设计方案，涉及译码芯片选取、各个芯片工作时序设计；

（2）注意片选信号产生电路设计、地址锁存电路设计、数据信号线电路设计、控制信号线设计、交叉存储实现；

（3）要理解交叉存储器并行工作原理、各个存储器提启动信号和地址、数据、片选信号关系、如何实现1/8存储器周期就可以读取一次数据。

四、设计方案

（1）总线和控制信号拟定

设CPU 共有16根地址线，8根数据线，并用IO /M 作为访问存储器或I/O 控

制信号（高电平为访存，低电平为访I/O ），WR （低电平有效）为写命令，RD （低电平有效）为读命令。

规定：设计一种容量为64KB 采用低位交叉编址8体并行构造存储器。画出CPU 和存储芯片（芯片容量自定）连接图，并写出图中每个存储芯片地址范畴（用十六进制数表达）。

所需存储器芯片和138译码器如下图所示：

Ai A0

…

CE

…

WE

Dn D0 RAM 存储器芯片 74LS138译码器

（2）设计分析

要设计一种容量为64KB 、采用低位交叉编址8体并行构造存储器，则每个存储体容量应为64KB/8 = 8KB ，因此，应选取8KB （213B ）RAM 芯片，需要芯片8块、地址线13根（A12-A0）、数据线8根（D7-D0），其中在片选信号产生时需要用到74LS138译码器。

（3）设计实现

① 8片8K ×8RAM 芯片相应二进制编码

第0片：0000、0008、0010、…、FFF8H ，即：

A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1

0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

…

1 1 1 1 1 1 1 1 1 1 1 1 0 0 0

第1片：0001、0009、0011、…、FFF9H ，即：

RAM G1 /Y7 /G2A /Y6 /G2B /Y5 /Y4 /Y3

0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 …

1 1 1 1 1 1 1 1 1 1 1 1 0 0 1 第2片：0002、000A、0012、…、FFFAH，即：

A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 …

1 1 1 1 1 1 1 1 1 1 1 1 0 1 0 第3片：0003、000B、0013、…、FFFBH，即：

A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 …

1 1 1 1 1 1 1 1 1 1 1 1 0 1 1 第4片：0004、000C、0014、…、FFFCH，即：

A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 …

1 1 1 1 1 1 1 1 1 1 1 1 1 0 0 第5片：0005、000D、0015、…、FFFDH，即：

A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 0 0 0 0 0 0 0 0 0 0 0 0 1 0 1 …

1 1 1 1 1 1 1 1 1 1 1 1 1 0 1 第6片：0006、000E、0016、…、FFFEH，即：

0 0 0 0 0 0 0 0 0 0 0 0 1 1 0

…

1 1 1 1 1 1 1 1 1 1 1 1 1 1 0

第7片：0007、000F 、0017、…、FFFFH ，即：

A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1

0 0 0 0 0 0 0 0 0 0 0 0 1 1 1

…

1 1 1 1 1 1 1 1 1 1 1 1 1 1 1

② 地址线和片选信号分派和连接

A15——A3分别接到8K ×8位RAM 芯片地址线；

A2A1A0分别连到74LS138译码器C 、B 、A 端；

74LS138译码器输出端分别接在8块RAM 芯片/CE 端；

8块RAM 芯片D7…D0端通过数据线分别和CPUD 7…D0相接；

8块RAM 芯片/OE 端分别接在CPU/RD 线、/WE 分别和/WR 相连接；

译码器G1接到使能端+5V 电源处； 控制信号IO /M （高电平为访存，低电平为访I/O ）通过非门连接到译码器/G 2A 和/G 2B 使能端；

③ 最后CPU 和存储器芯片连接图如下图所示：