实验五(1)计数器及应用.

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【精品】实验五 8254计数定时器实验

【精品】实验五 8254计数定时器实验1、实验目的学习8254计数定时器的工作原理，掌握8254计数定时器的编程方法，加强对8254计数定时器的认识，并熟练掌握其应用。

2、实验器材计算机、标准信号发生器、万用表等。

3、实验原理8254计数定时器是一种可编程和可复用的计数/定时器，它可以工作在单独的计数、单独的定时、计数与定时相结合等多种工作模式下，既可以用于计数，也可以用于定时。

它有三个独立的可编程计数器（C0，C1，C2），每个计数器都有一个特殊的16位计数寄存器CR，一个读/写工作方式的计数器工作寄存器CR0，以及为不同的应用提供不同带有多种功能的计数/定时输出方式的通用输出寄存器（G0，G1，G2）。

8254计数定时器有4个I/O端口（0x40，0x41，0x42，0x43）与外部设备相连。

通过读/写这四个I/O端口中的寄存器，就可以操作8254计数定时器的寄存器和计数器寄存器。

计算机中将8254计数定时器的三个计数器均放在一块芯片中，称为计数定时器芯片。

掌握8254计数定时器的编程方法是我们进行下一步应用实验的基础。

（1）测量8254计数定时器的计数时间。

将8254计数定时器的输出端与示波器相连，设置8254的计数器工作模式，并制作相应的控制程序，运行程序，观察并测量8254计数定时器的计数时间。

5、实验步骤（1）测量8254计数定时器的计数时间。

1）将标准信号发生器输出的方波信号（频率为300Hz）经过电阻分压后，接到8254计数定时器的C0引脚上（可用排针连线连接），8254计数定时器的G0引脚再接到示波器的Y轴输入端，示波器的X轴调为10ms/格，Y轴调为1V/格。

2）编写控制程序，设置8254计数定时器的C0计数器工作模式（计数模式0），计数器初值为0，最后输出计数寄存器中的计数值，通过读取计数器寄存器和计数寄存器可以得到8254计数定时器的计数时间。

3）运行程序，并用示波器观察8254计数定时器的计数输出波形，测量并计算出计时的时间。

实验五中断与定时(计数)器实验(Keil)

实验五中断与定时/计数器实验一、实验目的1．了解单片机中断与定时器工作原理，掌握中断与定时器程序结构；2．掌握在µVision环境中调试中断与定时器程序的方法。

二、实验仪器和设备Keil软件；THKSCM-2综合实验装置；三、实验原理及实验内容1．示例及相关设置（1）建立一个文件夹：lx51。

（2）利用菜单File的New选项进入编辑界面，输入下面的源文件，以lx51.asm文件名存盘到lx51文件夹中。

ORG 0000HLJMP MAINORG 0003HMOV P2，ARL ARETIORG 0040HMAIN：MOV SP，#5FHMOV A，#0FEHSETB EASETB EX0SETB IT0SJMP $END（3）在lx51文件夹下建立新工程，以文件名lx51存盘（工程的扩展名系统会自动添加）。

（4）在Project菜单的下拉选项中，单击Opt ions for Target ‘Target1’，在弹出的窗口中要完成一下设置：○1单片机芯片选择A T89C51选择完器件，按“确定”后会弹出一个提示信息框，提示“Copy Startup Code to Project Folder and Add File to Project？”，选择“是”。

○2晶振频率设为11.0592MHz。

○3Output标签下的Create HEX File前小框中要打钩。

○4在Debug标签选择Use Simulator（软件模拟）。

（5）在Project菜单的下拉选项中，单击build Target 选项完成汇编，生成目标文件（．HEX）。

按F5运行程序。

（6）在P3窗口的P3.2位单击鼠标（模拟INT0引脚信号），观察P2窗口变化。

（7）修改程序，使之适合字节数大于8的中断服务情况。

（8）利用单片机最小系统板演示该程序的运行情况。

2．示例及相关设置（1）建立一个文件夹：lx52。

（2）利用菜单File的New选项进入编辑界面，输入下面的源文件，以lx52.asm文件名存盘到lx52文件夹中。

实验五计数、译码和显示综合实验

（2）在实验台上找到芯片74LS161，接通电源UCC=+5V和地线。将EP、ET、D0~D3. LD’和RD’分别接到电平开关上，以便输入高低电平。将CLK接到脉动开关上，Q0~Q3 和C接到发光二极管上，然后按以下测试步骤分别加入各种输入信号，观察发光二极管的变化情况，并将结果填入自制的功能表中。
四、实验仪器与器材
1.仪器：数字实验台、三用表
2.器材：74LS20（二-4输入与非门）、74LS04（反相器）、7447译码驱动器2 片和七段数码管2片等。
五、实验原理
1. 4位同步二进制加法计数器74LS161的逻辑功能的验证。
74LS161的逻辑电路图见教材P282图6.3.13, 引脚图和逻辑符号如下图（a）、（b）所示。
•保持功能测试：RD’=1.LD’=1，EP=0、ET=1或EP=1.ET=0 然后加时钟或不加时钟，以及改变D0~D3的输入数据，看其输出变化情况，并将结果填入自制的功能表中。
•计数功能测试：RD’=1.LD’=1.EP=1.ET=1，并加入时钟信号，即用手CLK脉动开关，看其输出变化情况，并将结果填入自制的功能表中。
161(1)
DCBA
QB QCAr’
S1 S0
1
1 CP
图5－3－13 “12翻1”小时计数、译码和显示电路
3、用与非门和74LS161设计一个60进制计数器。
要求写出60进制计数器地详细设计过程，逻辑图在60进制计数器的基础上加进译码显示电路，并通过实验验证。
三、实验报告要求
1、根据各题的题意，列出相应功能表或真值表，对于功能验证的部分要写出测试条件和测试步骤；对于设计部分，要写出详细地设计过程。
2、将各测试结果填入自画的表格中。 3、写出实验总结，主要是电路调试及故障排除方面的经验和教训。

实验五加法计数器的设计

实验五、加法计数器的设计一、实验目的1、掌握计数器的设计与使用；2、掌握时序电路的设计、仿真和硬件测试；3、进一步熟悉VHDL设计技术；二、实验器材PC机一台、EDA教学实验系统一台、下载电缆一根（已接好）、导线若干三、实验要求1、带有使能端,有异步清零,同步置数的模为10进制加法计数器2、在功能允许的情况下，可自由发挥；四、参考程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT10 ISPORT (CLK,CLRN,ENA,LDN : IN STD_LOGIC;D:IN STD_LOGIC_VECTOR(3 DOWNTO 0);Q : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); COUT : OUT STD_LOGIC );END CNT 10;ARCHITECTURE behav OF CNT10 ISSIGNAL CQI : STD_LOGIC_VECTOR(3 DOWNTO 0):=“0000”;BEGINPROCESS(CLK, CLRN, ENA,LDN)BEGINIF CLRN = ‘0' THEN CQI<= (OTHERS =>'0') ;ELSIF CLK'EVENT AND CLK='1' THENIF LDN=‘0’ THEN CQ I<=D; ELSEIF ENA = '1' THENIF CQI < 9 THEN CQI <= CQI + 1;ELSE CQI <= (OTHERS =>'0');END IF;END IF;END IF;END IF;Q <= CQI; --将计数值向端口输出END PROCESS;COUT<=CQI(0) AND CQI(3);PROCESS( A ) –-译码电路BEGINCASE A ISWHEN 0 => SG <= "0111111"; WHEN 1 => SG <= "0000110";WHEN 2 => SG <= "1011011"; WHEN 3 => SG <= "1001111";WHEN 4 => SG <= "1100110"; WHEN 5 => SG <= "1101101";WHEN 6 => SG <= "1111101"; WHEN 7 => SG <= "0000111";WHEN 8 => SG <= "1111111"; WHEN 9 => SG <= "1101111";WHEN 10 => SG <= "1110111"; WHEN 11 => SG <= "1111100";WHEN 12 => SG <= "0111001"; WHEN 13 => SG <= "1011110";WHEN 14 => SG <= "1111001"; WHEN 15 => SG <= "1110001";WHEN OTHERS => NULL ;END CASE ;END PROCESS P3;END behav;七、实验报告1、写出实验源程序，画出仿真波形；2、总结实验步骤和实验结果；3、心得体会；4、完成实验思考题。

实验报告——计数器及其应用

实验五项目名称：计数器及其应用一、实验目的1、学习用集成触发器构成计数器的方法2、掌握中规模集成计数器的使用及功能测试方法3、运用集成计数计构成1/N分频器二、实验设备1、数字电路实验箱 2 译码显示器3、74LS74*274LS192*374LS00*174LS20*1三、实验内容及步骤1、用74LS74（引脚如图5-7所示）D触发器构成4位二进制异步加法计数器。

(1) 按图5－1接线，R D接至逻辑开关输出插口，将低位CP0端接单次脉冲源，输出端Q3、Q2、Q3、Q0接数码管显示输入插口D、C、B、A（如图5-8所示），各S D接高电平“1”。

(2) 令R D=1，清零后，逐个送入单次脉冲，观察并列表记录Q3～Q0状态。

(3) 将单次脉冲改为1HZ的连续脉冲，观察Q3～Q0的状态。

图5-7 74LS74引脚图图5-8 数码管接口2、测试74LS192同步十进制可逆计数器的逻辑功能计数脉冲由单次脉冲源提供，清除端CR、置数端LD、数据输入端D3 、D2、D1、D0 分别接逻辑开关，输出端 Q3、Q2、Q1、Q0接实验设备的一个译码显示输入相应插口D、C、B、A；CO和BO接逻辑电平显示插口。

图4-9 74LS192引脚图(1)清除令CR=1，其它输入为任意态，这时Q3Q2Q1Q0＝0000，译码数字显示为0。

清除功能完成后，置CR＝0(2)置数CR＝0，CP U，CP D任意，数据输入端输入任意一组二进制数，令LD= 0，观察计数译码显示输出，予置功能是否完成，此后置LD＝1。

(3)加计数CR＝0，LD＝CP D＝1，CP U接单次脉冲源。

清零后送入10个单次脉冲，观察译码数字显示是否按8421码十进制状态转换表进行；输出状态变化是否发生在CP U的上升沿。

(4)减计数CR ＝0，LD ＝CP U ＝1，CP D 接单次脉冲源。

参照3)进行实验。

****拓展实验图5－3所示，用两片CC40192组成两位十进制加法计数器，输入1Hz 连续计数脉冲，进行由00—99累加计数，记录之。

数字系统设计实验报告计数器、累加器

实验五计数器设计一、实验目的:1）复习计数器的结构组成及工作原理。

2）掌握图形法设计计数器的方法。

3）掌握Verilog HDL语言设计计数器的方法。

4）进一步熟悉设计流程、熟悉数字系统实验开发箱的使用。

二、实验器材:数字系统设计试验箱、导线、计算机、USB接口线三、实验内容:1）用图形法设计一个十进制计数器, 仿真设计结果。

下载, 进行在线测试。

用Verilog HDL语言设计一个十进制的计数器（要求加法计数；时钟上升沿触发；异步清零, 低电平有效；同步置数, 高电平有效）, 仿真设计结果。

下载, 进行在线测试。

四、实验截图1）原理图:2）仿真波形:3）文本程序:5）波形仿真:五、实验结果分析、体会:这次实验, , 由于试验箱有抖动, 故在原理图上加了去抖电路, 但是在波形仿真的时候无需考虑抖动, 所以我在波形仿真的时候将去抖电路消除了, 方便观察实验六累加器设计一、实验目的:1）学习了解累加器工作原理;2)了解多层次结构的设计思路;3）学会综合应用原理图和文本相结合的设计方法。

实验器材:数字系统设计试验箱、导线、计算机、USB接口线三、实验内容:1）在文本输入方式下设计分别设计出8位的全加器和8位的寄存器, 并分别存为add8_8.v和reg8.v;3） 2）在原理图输入方式下通过调用两个模块设计出累加器电路, 并存为add8.bdf, 进行功能仿真;下载, 进行在线测试。

四、实验截图1）8位累加器原理图:2）波形仿真:3）文本输入8位加法器语言及符号:生成元器件:4）文本输入8位寄存器:生成图元:五、实验总结:通过本次实验, 学习了解累加器工作原理, 了解多层次结构的设计思路, 学会综合应用原理图和文本相结合的设计方法。

计数器的设计(完)

实验五计数器的设计姓名：班级：学号：实验时间：一、实验目的1、熟悉J-K 触发器的逻辑功能2、掌握J-K 触发器构成异步计数器和同步计数器二、实验仪器及器件1、实验箱、万用表、示波器2、74LS73，74LS00，74LS08，74LS20三、实验原理本实验采用集成J-K 触发器74LS73 构成时序电路，其符号、功能、特性方程和状态转换图见下图：符号： JK 触发器功能表：表达式：Q n+1=JQ n+KQ n状态转换图：主从结构的J-K 触发器在结构上和制造工艺的要求尚还有缺点，使用时要求的工作条件较严格，负载能力也往往达不到理论值。

在门电路中往往认为输入端悬空相当于接了高电平，在短时间的试验期间不会出错。

但在J-K 触发器中，凡是要求接“1”的，一定要接入高电平，否则会出现错误的翻转。

触发器的两个输出的负载过分悬殊，也会出现误翻。

J-K 触发器的清零输入端在工作时一定要接高电平或连接到试验箱的清零端子。

下面简要的介绍时序逻辑电路的设计步骤，如下图所示四、实验内容1.用J-K 触发器设计一个16进制异步计数器，用逻辑分析仪观察CP和各输出的波形。

逻辑图：实际波形图：2.用J-K 触发器设计一个16进制同步计数器，用逻辑分析仪观察CP和各输出的波形。

逻辑图：实际波形图：3. 用J-K 触发器和门电路设计一个具有置零，保持，左移，右移，并行送数功能（详见实验四表二）的二进制四位计数器模仿74LS194功能。

（注:在实验箱上可只实现左移或右移功能，在proteus 软件上可实现对五个功能的综合实现）ABCD ，输出为Q A Q B Q C Q D ,因此可以写出 SL S S A S S Q S S Q S S Q B A A 01010101+++=A CB B Q S S B S S Q S S Q S S Q 01010101+++=B DC C Q S S C S S Q S S Q S S Q 01010101+++=C D D Q S S D S S SR S S Q S S Q 01010101+++= 由J-K 触发器的特性方程 n n 1n Q K Q J Q +=+所以可求得A Q K J ==33B Q K J ==22C Q K J ==11D Q K J ==00由上述方程画出逻辑图，如下模拟仿真，（将A=0，B=C=D=1）（ABCD 分别对应A0A1A2A3） 1）S1=S0=1时，实现并行送数；2）S1=1，S0=0时，实现左移，为了让效果更加显著，我把其左移实现为循环左移，将SR 置为Q A ；逻辑图：模拟波形图：（从0111->1110->1101->1011->0111）3）S1=0，S0=1时，实现右移，为了让效果更加显著，我把其右移实现为循；环右移，将SL置为QD逻辑图：模拟波形图：（从0111->1011->1101->1110->0111）4）S1=S0=0时，实现保持功能，为了让其更加容易看出，我将从右移过程中实现保持功能；模拟波形图：（1011->1101->1110->0111->1011->1011->1011…）4. 用J-K 触发器和门电路设计一个特殊的12 进制计数器，其十进制的状态转换图为：（1）根据实验要求可以的该特殊十二进制计数器状态转换图。

实验五计数器及其应用

实验五计数器及其应用一、实验目的1.熟悉由集成触发器构成的计数器电路及其工作原理。

2.熟练掌握常用中规模集成电路计数器及其应用方法。

二、实验原理所谓计数,就是统计脉冲的个数,计数器就是实现“计数”操作的时序逻辑电路。

计数器的应用十分广泛,不仅用来计数,也可用作分频、定时等。

计数器种类繁多。

根据计数体制的不同,计数器可分成二进制（即2n进制）计数器和非二进制计数器两大类。

在非二进制计数器中,最常用的是十进制计数器,其它的一般称为任意进制计数器。

根据计数器的增减趋势不同,计数器可分为加法计数器——随着计数脉冲的输入而递增计数的；减法计数器——随着计数脉冲的输入而递减的,可逆计数器——既可递增、也可递减的。

根据计数脉冲引人方式不同,计数器又可分为同步计数器——计数脉冲直接加到所有触发器的时钟脉冲（CP）输入端；异步计数器——计数脉冲不是直接加到所有触发器的时钟脉冲（CP）输入端。

1.异步二进制加法计数器异步二进制加法计数器是比较简单的。

图32 (a)是由4个JK（选用74LS112集成片）触发器构成的4位二进制(十六进制)异步加法计数器,图32 (b)和(c)分别为其状态图和波形图。

对于所得状态图和波形图可以这样理解：触发器FFo(最低位)在每个计数沿(CP)的下降沿(1 → 0)翻转,触发器FF1的 CP 端接 FF0的 Q0端 .因而当 FF0(Q0)由1→0时,FF1翻转。

类似地,当 FF l(Q l)由1→0时,FF2翻转,FF2(Q2)由1→0时,FF3翻转。

（a）逻辑图(b)状态图（c）波形图图32 4位二进制（十六进制）异步加法计数器4位二进制异步加法计数器从起始态0000到1111共十六个状态,因此,它是十六进制加法计数器,也称模16加法计数器 (模M = 16)。

从波形图可看到,Q0的周期是CP周期的二倍；Q l是Q0的二倍,CP的四倍；Q2是Q1的二倍,Q0的四倍,CP的八倍；Q3是Q2的二倍,Q l的四倍,Q0的八倍,CP 的十六倍。

数字逻辑实验五

《数字逻辑实验》报告五：中规模元件及综合设计一．中规模时序元件测试1.实验目的：在计数器74LS161芯片上，分别用反馈置数法和清零法构造模10计数器，并进行测试。

2.原理：74LS161是四位可预置数二进制加计数器，采用16脚双列直插式封装的中规模集成电路。

外形如下图。

RD异步复位输入端；ET、EP计数使能输入端；CP 时钟输入端；RCO 是进位输出端；VCC电源输入端；GND接地端；A、B、C、D 预置数据输入端LD预置端；QA、QB、QC、QD 计数值输出端。

在复位端高（RD）电平、预置端（LD）低电平时为同步预置功能，即时钟信号能使输出状态QA、QB、QC、QD等于并行输入预置数A、B、C、D。

在复位和预置端都为无效电平时，计数使能端输入使能信号（ET、EP=1）时，74161为模16加法计数功能。

而ET、EP =0 时，实现状态保持功能。

在QA、QB、QC、QD＝1111时，进位输出端RCO=1 。

1)反馈清零法：74LS161从Q3Q2Q1Q0=0000开始计数，经过M-1个时钟脉冲状态对应二进制数最大，下一个CP后计数器应复位，开始新一轮M计数。

复位信号在M个CP时产生，所以复位信号在Q3Q2Q1Q0=1100时，使计数器复位Q3Q2Q1Q0=0000。

由状态1100产生的低位电平复位信号可用与非门实现。

即/RD=/Q3Q2。

接线图与状态图如图所示2)反馈置数法一：通过反馈产生置数信号/LD，将预置的D3D2D1D0数预置到输出端。

预置数D3D2D1D0=0000，应在Q3Q2Q1Q0=1011时预置端变为低电平，故/LD=/Q3Q1Q0 接线图和状态图如图所示3)反馈置数法二：预置数D3D2D1D0=0100，进位输出CO作为预置信号/LD，即/LD=/CO。

电路图与时序图如图所示3.实验步骤：①用74LS161芯片按照实验指导书中，反馈置零法和反馈置数法的接线图，分别连接芯片引脚；②进行测试。

单片机实验五-定时计数器查询方式应用

实验五定时/计数器查询方式应用一、定时器工作方式0、1、2的应用（工程文件名：05定时器方式012.DSN）已知单片机晶体振荡器频率为12MHz，使用定时器编制延时程序，采用查询溢出方式控制红灯D1交替闪烁，将定时器工作方式分别设置为方式0、方式1和方式2，实现上述功能。

1.1定时器工作方式0（文件名：05定时器方式0.ASM，填空并回答问题）P1_0 EQU P1.0ORG 0000HMain:CLR P1_0MOV TMOD,# 00 H ; 定时器0，工作方式0（13位计数值）MOV TH0,#00H ; 计数初值MOV TL0,#01HSETB TR0; 启动T0，从1开始增1计数，计满溢出LP1: JBC TF0, LP2;查询定时器0是否计满溢出，溢出转LP2处理SJMP LP1LP2: CPL P1_0 ;溢出P1.0取反，灯明暗变化MOV TH0,#00H ; 重装定时器计数初值MOV TL0,#01HSJMP LP1END1.2定时器工作方式1（文件名：05定时器方式1.ASM，填空并回答问题）P1_0 EQU P1.0ORG 0000HMain:CLR P1_0MOV TMOD,# 01 H ; 定时器0，工作方式1（16位）MOV TH0,#00H ; 计数初值MOV TL0,#010HSETB TR0 ; 启动T0，从16开始增1计数，计满2^16=65536溢出LP1: JBC TF0, LP2 ;查询定时器0是否计满溢出，若溢出转LP2处理SJMP LP1LP2:CPL P1_0 ; P1.0取反，灯明暗变化MOV TH0,#00H; 重新赋计数初值MOV TL0,#010HSJMP LP1END1.3定时器工作方式2（文件名：05定时器方式2.ASM，填空并回答问题）P1_0 EQU P1.0ORG 0000HMain:CLR P1_0MOV R1,#250MOV TMOD,# 02 H ; 定时器0，工作方式2（8位重装初值）MOV TH0,#01H ; 计数初值MOV TL0,#01HSETB TR0; 启动T0，定时器0从1开始增1计数，满2^8=256溢出LP1: JBC TF0, LP2;查询定时器值是否计满溢出，若溢出转JP2处理SJMP LP1LP2: DJNZ R1,LP1;有无溢出250次，若没有，继续查询是否溢出;若有执行下一句，改变灯的明暗CPL P1_0; 溢出250次P1.0取反，灯明暗变化SJMP LP1END二、计数器工作方式0、1、2的应用（文件名:计数器方式012.DSN）已知单片机晶体振荡器频率为12MHz，使用计数器编制延时程序，采用查询溢出方式控制红灯D1交替闪烁，将计数器工作方式分别设置为方式0、方式1和方式2，实现上述功能。

数字电子技术实验报告(学生版)

数字电子技术实验报告开课实验室指导教师班级学号姓名日期实验项目实验一 TTL 逻辑门电路和组合逻辑电路一、实验目的1．掌握TTL “与非”门的逻辑功能。

2．学会用“与非”门构成其他常用门电路的方法。

3．掌握组合逻辑电路的分析方法与测试方法。

4．学习组合逻辑电路的设计方法并用实验来验证。

二、预习内容1．用74LS00验证“与非”门的逻辑功能Y 1=AB2．用“与非”门（74LS00）构成其他常用门电路Y 2=A Y 3=A+B=B A Y 4=AB B AB A实验前画出Y 1——Y 4的逻辑电路图，并根据集成片的引脚排列分配好各引脚。

3.画出用“异或”门和“与非”门组成的全加器电路。

（参照实验指导书P.75 图3-2-2）并根据集成片的引脚排列分配好各引脚。

4．设计一个电动机报警信号电路。

要求用“与非”门来构成逻辑电路。

设有三台电动机，A 、B 、C 。

今要求：⑴A 开机，则B 必须开机；⑵B 开机，则C 必须开机；⑶如果不同时满足上述条件，则必须发出报警信号。

实验前设计好电动机报警信号电路。

设开机为“1”，停机为“0”；报警为“1”，不报警为“0”。

（写出化简后的逻辑式，画出逻辑图及引脚分配）三、实验步骤1．逻辑门的各输入端接逻辑开关输出插口，门的输出端接由发光二极管组成的显示插口。

逐个测试逻辑门Y 1-Y 4的逻辑功能，填入表1-1表1-12．用74LS00和74LS86集成片按全加器线路接线，并测试逻辑功能。

将测试结果填入表 1-2。

判断测试是否正确。

图中A i 、B i 为加数，C i-1为来自低位的进位；S i 为本位和，C i 为向高位的进位信号。

表1-2根据设计好的3.电动机报警信号电路用74LS00集成片按图接线，并经实验验证。

将测试结果填入表1-3。

表1-3四、简答题1．Y4具有何种逻辑功能？2．在实际应用中若用74LS20来实现Y=AB时，多余的输入端应接高电平还是低电平？3．在全加器电路中，当A i=0，S i*=1，C i=1时C i-1=？数字电子技术实验报告开课实验室指导教师班级学号姓名日期实验项目实验二组合逻辑电路的设计一、实验目的1．掌握用3线- 8线译码器74LS138设计组合逻辑电路。

实验五四位二进制加法计数器VHDL设计

实验五四位二进制加法计数器VHDL设计一、实验目的：进一步掌握引脚锁定、硬件下载及芯片测试方法。

掌握开发板的使用。

二、实验仪器：PC机，FPGA开发板，万用表，接线若干。

三、实验内容：1、设计内容如下两张图所示：2、注意开关如处在常态，输出值为‘1’；按下开关的输出值为‘0’。

完成上面的设计，并下载观察实验现象。

开关有抖动吗？3、将20MHz 的输入频率，分频后作为计数器的时钟。

设计电路，并下载观察实验现象。

4、管脚锁定及下载的方法如5～9。

5、选定器件。

点击QuartusII菜单Assignments下的“Device”，出现选择器件系列及器件型号选择窗口。

按照实验中所给的器件型号选择器件系列及器件型号。

（请按照开发板上实际的芯片选择芯片系列，以及芯片型号）选好器件后，重新全程编译。

6、查找管脚号。

观察开发板和外围电路。

确认电路的连接方法。

观察CLK 的管脚号，并记录。

确定数码管所接的端口，记录管脚号。

7、锁定管脚。

选择菜单Assignments下的Pins出现下图。

在Location下选择对应管脚的管脚号。

将CLK锁定在开发板规定的管脚号上。

将输出端锁定在所选定的管脚号上。

所有的引脚锁定后，再次全程编译。

8、在菜单菜单Tools下选择programmer打开编程窗口，观察箭头所指的信息。

如果显示“No Hardware”，点击左边的“Hardware Setup”，双击USB-Blaster。

如下图所示。

点击“Close”，关闭上面的窗口。

此时QUARTUSII的窗口应该为：选中Program/Configure下方的框（出现勾）。

点击左边的“Start”，开始下载。

当显示100%时，下载成功。

9、硬件测试。

观察实验现象。

适当进行操作，实验现象又是什么？四、实验报告要求：1.写出你实验时的芯片系列及芯片型号2.实验箱连接在PC机的什么口上？3.简要说明实验过程中遇到的问题，及解决方法。

实验五移位寄存器及其应用

实验五移位寄存器及其应用一、实验目的1、掌握中规模4位双向移位寄存器逻辑功能及使用方法。

2、熟悉移位寄存器的应用—实现数据的串行、并行转换和构成环形计数器。

二、实验原理1、移位寄存器是一个具有移位功能的寄存器，是指寄存器中所存的代码能够在移位脉冲的作用下依次左移或右移。

既能左移又能右移的称为双向移位寄存器，只需要改变左、右移的控制信号便可实现双向移位要求。

根据移位寄存器存取信息的方式不同分为：串入串出、串入并出、并入串出、并入并出四种形式。

本实验选用的4位双向通用移位寄存器，型号为CC40194或74LS194，两者功能相同，可互换使用，其逻辑符号及引脚排列如图10－1所示。

图10－1 CC40194的逻辑符号及引脚功能其中 D0、D1、D2、D3为并行输入端；Q、Q1、Q2、Q3为并行输出端；SR为右移串行输入端，SL 为左移串行输入端；S1、S为操作模式控制端；R C为直接无条件清零端；CP为时钟脉冲输入端。

CC40194有5种不同操作模式：即并行送数寄存，右移(方向由Q0→Q3)，左移（方向由Q3→Q），保持及清零。

S 1、S和R C端的控制作用如表10－1。

2、移位寄存器应用很广，可构成移位寄存器型计数器；顺序脉冲发生器；串行累加器；可用作数据转换，即把串行数据转换为并行数据，或把并行数据转换为串行数据等。

本实验研究移位寄存器用作环形计数器和数据的串、并行转换。

(1)环形计数器把移位寄存器的输出反馈到它的串行输入端，就可以进行循环移位，如图10－2所示，把输出端 Q3和右移串行输入端SR相连接，设初始状态QQ1Q2Q3＝1000，则在时钟脉冲作用下Q0Q1Q2Q3将依次变为0100→0010→0001→1000→……，如表10－2所示，可见它是一个具有四个有效状态的计数器，这种类型的计数器通常称为环形计数器。

图10－2 电路可以由各个输出端输出在时间上有先后顺序的脉冲，因此也可作为顺序脉冲发生器。

西工大数字电路实验报告——实验五

实验五：计数器及其应用一．实验目的：1. 熟悉常用中规模计数器的逻辑功能。

2. 掌握二进制计数器和十进制计数器的工作原理和使用方法。

3. 运用集成计数器构成1/N 分频器。

二．实验设备：数字电路试验箱，数字双踪示波器，函数信号发生器，74LS90及Multisim 仿真软件。

三．实验原理：计数是一种最简单基本运算，计数器在数字系统中主要是对脉冲的个数进行计数，以实现测量、计数和控制的功能，同时兼有分频功能。

计数器按计数进制有：二进制计数器，十进制计数器和任意进制计数器；按计数单元中触发器所接收计数脉冲和翻转顺序分有：异步计数器，同步计数器；按计数功能分有：加法计数器，减法计数器，可逆（双向）计数器等。

目前，TTL 和CMOS 电路中计数器的种类很多，大多数都具有清零和预置功能，使用者根据器件手册就能正确地运用这些器件。

实验中用到异步清零二-五-十进制异步计数器74LS90。

74LS90是一块二-五-十进制异步计数器，外形为双列直插，引脚排列如图（1）所示，逻辑符号如图（2）所示，图中的NC 表示此脚为空脚，不接线，它由四个主从JK 触发器和一些附加门电路组成，其中一个触发器构成一位二进制计数器；另三个触发器构成异步五进制计数器。

在74LS90计数器电路中，设有专用置“0”端)1(0R 、)2(0R 和置“9”端)1(9S 、)2(9S 。

其中)1(0R 、)2(0R 为两个异步清零端，)1(9S 、)2(9S 为两个异步置9端，CP1、CP2为两个时钟输入端，Q0~Q3为计数输出端，74LS90的功能表见表（1），由此可知：当R1=R2=S1=S2=0时，时钟从CP1引入，Q0输出为二进制；时钟从CP2引入，Q3输出为五进制；时钟从CP1引入，而Q0接CP2 ，即二进制的输出与五进制的输入相连，则Q3Q2Q1Q0输出为十进制（8421BCD 码）；时钟从CP2引入，而Q3接CP1 ，即五进制的输出与二进制的输入相连，则Q0Q1Q2Q3输出为十进制（5421BCD 码）。

实验五时序逻辑电路实验报告

实验五时序逻辑电路(计数器和寄存器)-实验报告一、实验目的1．掌握同步计数器设计方法与测试方法。

2．掌握常用中规模集成计数器的逻辑功能和使用方法。

二、实验设备设备：THHD-2型数字电子计数实验箱、示波器、信号源器件：74LS163、74LS00、74LS20等。

三、实验原理和实验电路1．计数器计数器不仅可用来计数，也可用于分频、定时和数字运算。

在实际工程应用中，一般很少使用小规模的触发器组成计数器，而是直接选用中规模集成计数器。

2．(1) 四位二进制（十六进制）计数器74LS161（74LS163）74LSl61是同步置数、异步清零的4位二进制加法计数器，其功能表见表。

74LSl63是同步置数、同步清零的4位二进制加法计数器。

除清零为同步外，其他功能与74LSl61相同。

二者的外部引脚图也相同，如图所示。

表 74LSl61（74LS163）的功能表3．集成计数器的应用——实现任意M进制计数器一般情况任意M 进制计数器的结构分为3类，第一类是由触发器构成的简单计数器。

第二类是由集成二进制计数器构成计数器。

第三类是由移位寄存器构成的移位寄存型计数器。

第一类，可利用时序逻辑电路的设计方法步骤进行设计。

第二类，当计数器的模M 较小时用一片集成计数器即可以实现，当M 较大时，可通过多片计数器级联实现。

两种实现方法：反馈置数法和反馈清零法。

第三类,是由移位寄存器构成的移位寄存型计数器。

4．实验电路：十进制计数器六进制扭环计数器具有方波输出的六分频电路74LS161(74LS163)12345681514131211109V CCGND716R DCP A B C D EP RCOQ AQ BQ CQ DETLD同步置数法同步清零法图 74LS161（74LS163）外部引脚图四、实验内容及步骤1．集成计数器实验（1）按电路原理图使用中规模集成计数器74LS163和与非门74LS00，连接成一个同步置数或同步清零十进制计数器，并将输出连接至数码管或发光二极管。

数字电路与逻辑设计实验A 朱治国新

1.观察LED灯的状态是否为模24计数器（0~23）。
2.如果灯的亮灭状态不正确，如：计数状态不正确（多或者少状态），可检查以下几个方面：
① 电源是否连接正确，特别是00芯片；②级联信号连接是否正确；③清零信号连接是否正确；④信号源时钟脉冲信号是否调节为高电平5V、低电平0V；⑤电路是否搭建正确。
主要知识点 1. 74390
QA
CPA
M2
CPB
QB QC QD
M5
CPA QA 0 1
CPB QD QC QB
00 0 00 1 01 0 01 1 10 0
主要知识点 1. 74390
CLK
CPA QA QB QC QD
CPB 74390
8421BCD码
序
Q
n D
Q Cn
Q
n B
Q
n A
号
00000 10001 20010 30011 40100 50101 60110 70111 81000 91001
橙色：器件等级，74代表民用系列
（54代表军用系列）
蓝色：器件类型，HC代表高速CMOS （LS代表低功耗肖特基）
红色：器件逻辑功能，00代表4个两输入与非门
（10代表3个三输入与非门）
黑色：封装， N代表DIP
如何判断不同的引脚呢？
主要知识点
4.数字集成器件
Logic 0 0 1 1 悬空
INPUT A
实验内容及要求
1.用与非门设计一个四舍五入电路，记录相关数据 2.用与非门设计一个三人表决器，记录相关数据
主要知识点
INPUT
OUTPUT
AB C D
F
000 0
0

EDA实验报告实验五计数器

1 / 3 实验报告实验五：计数器一．实验目的：一．实验目的：进一步学习层次设计法设计电路进一步学习层次设计法设计电路进一步学习混合原理图及程序法设计法进一步学习混合原理图及程序法设计法二．实验内容二．实验内容设计位十进制计数器设计位十进制计数器要求用时钟源做计计数时钟输入，计数结果用实验板上个数码管显示要求用时钟源做计计数时钟输入，计数结果用实验板上个数码管显示计数器要求有清零端（，用控制）和使能端（，用控制），都是高电平有效，用实验板，设置板，设置三．实验现象三．实验现象数码依次按十进制增计数。

上拨则清零，下拨停止计数。

改变的频率可以观看计数快慢。

慢。

四．连线与跳线四．连线与跳线数码显示数据、控制及频率源的脚对应关系见实验一数码显示数据、控制及频率源的脚对应关系见实验一，与芯片脚对应关系：，与芯片脚对应关系：，最高位计数器进位输出可自行设计，可以引出，也可以不引出最高位计数器进位输出可自行设计，可以引出，也可以不引出五．实验内容和步骤（整个设计采用层次法，包括以下文件）五．实验内容和步骤（整个设计采用层次法，包括以下文件）1. （产生三个译码器的输入信号，以控制哪个数码管工作）；2.(选多路复用电路，用于顺序输入位数码管的显示数据)； 3. （数据与段数码管显示转换电路）；4.(十进制计数器程序)； 5. 形成顶层图形文件：六．思考题（扩展以上方法实现时钟）六．思考题（扩展以上方法实现时钟）6.6.首先修改，使得只有六个灯循环（最左两盏表示、正中间两盏表示、最右两盏表示）：7.7. (六进制计数器程序六进制计数器程序六进制计数器程序))： 8.8. (二十四进制计数器程序，是用十六进制显示部分的二十四进制计数器程序，是用十六进制显示部分的二十四进制计数器程序，是用十六进制显示部分的))：9. 形成顶层图形文件：七．实验心得：七．实验心得：好好作图，用手可以勾画出神奇的硬件世界；好好作图，用手可以勾画出神奇的硬件世界；进一步熟悉了混合原理图以及程序法设计，又学到了好东西。

实验五计数器的设计——实验报告

实验五计数器的设计——实验报告一、实验目的本次实验的主要目的是设计并实现一个计数器，通过实际操作深入理解计数器的工作原理和逻辑电路的设计方法，提高对数字电路的分析和设计能力。

二、实验原理计数器是一种能够对输入脉冲进行计数的数字电路。

它可以按照不同的计数方式，如加法计数、减法计数或可逆计数，来记录脉冲的个数。

在本次实验中，我们采用的是基于数字逻辑芯片的设计方法。

通过组合逻辑门（如与门、或门、非门等）和时序逻辑元件（如触发器）来构建计数器的电路。

常见的计数器类型有二进制计数器、十进制计数器等。

二进制计数器每输入一个脉冲，计数值就增加 1，当计数值达到最大值（如 4 位二进制计数器的最大值为 15）时，再输入一个脉冲就会回到 0 重新开始计数。

十进制计数器则是按照十进制的规律进行计数。

三、实验设备与材料1、数字电路实验箱2、 74LS161 计数器芯片3、 74LS00 与非门芯片4、 74LS04 非门芯片5、导线若干四、实验内容与步骤1、设计一个 4 位二进制加法计数器首先，将 74LS161 芯片插入实验箱的插槽中。

按照芯片的引脚功能，将时钟脉冲输入端（CLK）连接到实验箱的脉冲源，将清零端（CLR）和置数端（LD）连接到高电平，使计数器处于正常计数状态。

将计数器的输出端（Q3、Q2、Q1、Q0）连接到实验箱的指示灯，以便观察计数结果。

打开脉冲源，观察指示灯的变化，验证计数器是否正常进行加法计数。

2、设计一个 4 位十进制加法计数器在上述 4 位二进制加法计数器的基础上，通过使用与非门和非门等芯片对输出进行译码，将二进制计数值转换为十进制。

具体来说，当二进制计数值达到 1001（即十进制的 9）时，产生一个进位信号，将计数器清零，从而实现十进制计数。

3、设计一个可逆计数器（可加可减）为了实现可逆计数，需要增加一个控制端（U/D）来决定计数器是进行加法计数还是减法计数。

当 U/D 为高电平时，计数器进行加法计数；当 U/D 为低电平时，计数器进行减法计数。

定时计数器实验-单片机

单片机实验报告G A T EC /TM 1M 0G A T EC /TM 1M 0TH1TL1TH0TL0T1方式T1引脚T0引脚机器周期脉冲内部总线TMODTCON 外部中断相关位T F 1T R 1T F 0T R 0实验五定时/计数器实验一、实验目的1．学习8051内部定时/计数器的工作原理及编程方法； 2．掌握定时/计数器外扩中断的方法。

二、实验原理8051单片机有2个16位的定时/计数器：定时器0（T0）和定时器1（T1）。

它们都有定时器或事件计数的功能，可用于定时控制、延时、对外部事件计数和检测等场合。

T0由2个特殊功能寄存器TH0和TL0构成，T1则由TH1和TL1构成。

作计数器时，通过引脚T0（P3.4）和T1（P3.5）对外部脉冲信号计数，当输入脉冲信号从1到0的负跳变时，计数器就自动加1。

计数的最高频率一般为振荡频率的1/24。

定时/计数器的结构：定时/计数器的实质是加1计数器（16位），由高8位和低8位两个寄存器组成。

TMOD 是定时/计数器的工作方式寄存器，确定工作方式和功能；TCON 是控制寄存器，控制T0、T1的启动和停止及设置溢出标志。

计数器初值的计算：设计数器的最大计数值为M(根据不同工作方式，M 可以是213、216或28)，则计算初值X的公式如下：X=M-要求的计数值（十六进制数）定时器初值的计算：在定时器模式下，计数器由单片机主脉冲fosc经12分频后计数。

因此，定时器定时初值计算公式：X=M-(要求的定时值)/(12/fosc)80C51单片机定时/计数器的工作由两个特殊功能寄存器控制。

TMOD用于设置其工作方式；TCON用于控制其启动和中断申请。

❖工作方式寄存器TMOD：工作方式寄存器TMOD用于设置定时/计数器的工作方式，低四位用于T0，高四位用于T1。

其格式如下：GATE：门控位。

GATE＝0时，只要用软件使TCON中的TR0或TR1为1，就可以启动定时/计数器工作；GATA＝1时，要用软件使TR0或TR1为1，同时外部中断引脚或也为高电平时，才能启动定时/计数器工作。