数字集成电路考题(2012)
试题标准答案模版A4-数字集成电路设计A答案[1]
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三、计算题（共25分，第一题10分，第二题15分）
1．已知集成电路中Al1层参数如下：单位长度电容120aF/um；单位长度电阻Ω/um。计算在该层长为12cm的导线传播延时。为减小此导线的传播延时将此导线3等分并插入2个传播延时为80ps的反相器，计算在这种情况下各层上整个导线的传播延时。
解：1)
2．将每道大题得分和总分填入得分栏中。
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图1. 测试配置装置
解： 当R=30kΩ，
假设晶体管处于线性区。
证明该晶体管处于线性区。
四、设计题（共30分，每题10分）
1．使用互补CMOS电路实现逻辑表达式 ，当反相器的NMOS W/L=2, PMOS W/L=4时输出电阻相同，根据这个确定该网络中各个器件尺寸。
5简述静态CMOS电路的优缺点。
答：静态CMOS电路在电源的两条轨线之间电压的摆幅，即VOH=VDD，VOL=GND。由于上拉和下拉网络是互斥网络，因此电路没有静态功耗。但存在有两个主要问题：一是有N个输入的门uyao晶体管数目为2N个，大大增加了它的实现面积；二是静态CMOS门的传播延时随扇入数的增加而迅速增加。
因此，
3 考虑图3，
a．下面的CMOS晶体管网络实现什么逻辑功能反相器的NMOS W/L=4,
PMOS W/L=8时输出电阻相同，根据这个确定该网络中各个器件尺寸。
b．最初的输入模式是什么，必须采用哪一种输入才能取得最大传输延时
考虑在内部节点中的电容的影响。（给出分析过程）
《数字集成电路》期末试卷(含答案)
浙江工业大学 / 学年第一学期 《数字电路和数字逻辑》期终考试试卷 A姓名 学号 班级 任课教师一、填空题（本大题共10小题，每空格1分，共10分）请在每小题的空格中填上正确答案。
错填、不填均无分。
1．十进制数（68）10对应的二进制数等于 ；2．描述组合逻辑电路逻辑功能的方法有真值表、逻辑函数、卡诺图、逻辑电路图、波形图和硬件描述语言（HDL ）法等，其中 描述法是基础且最直接。
3．1A ⊕可以简化为 。
4．图1所示逻辑电路对应的逻辑函数L 等于 。
A B L≥1&CYC图1 图25．如图2所示，当输入C 是（高电平，低电平） 时，AB Y =。
6．两输入端TTL 与非门的输出逻辑函数AB Z =，当A =B =1时，输出低电平且V Z =0.3V ，当该与非门加上负载后，输出电压将(增大，减小) 。
7．Moore 型时序电路和Mealy 型时序电路相比， 型电路的抗干扰能力更强。
8．与同步时序电路相比，异步时序电路的最大缺陷是会产生 状态。
9．JK 触发器的功能有置0、置1、保持和 。
10．现有容量为210×4位的SRAM2114，若要将其容量扩展成211×8位，则需要 片这样的RAM 。
二、选择题（本大题共10小题，每小题2分，共20分）在每小题列出的四个备选项中只有一个是符合题目要求的，请将其代码填写在题后的括号内。
错选、多选或未选均无分。
11．十进制数（172）10对应的8421BCD 编码是 。
【 】A ．（1111010）8421BCDB ．（10111010）8421BCDC ．（000101110010）8421BCD D ．（101110010）8421BCD12．逻辑函数AC B A C B A Z +=),,(包含 个最小项。
【 】A ．2B ．3C ．4D ．513．设标准TTL 与非门AB Z =的电源电压是+5V ，不带负载时输出高电平电压值等于+3.6V ，输出低电平电压值等于0.3V 。
数字集成电路习题答案
W / L 1 根据VGS和VDS确定其处于线性、饱和还是截止状态，并求 I D
的值。
解： (1)nm os:
VGT VGS VT 0 2.5 0.43 2.07 VDS
nm os 处于饱和区 ,Vmin VGT 2.07
2 W V ' I D kn ( )(VGT Vmin min )(1 VDS ) L 2 2 2 . 07 115 (2.072 )(1 0.06 2.5) 2 283.3A
VT0(V)
NMOS PMOS 0.43 -0.4
(V0.5)
0.4 -0.4
VDSAT(V)
0.63 -1
k’(A/V2)
115×10-6 -30×10-6
(V-1)
0.06 -0.1
1.假设设计一个通用0.25m CMOS工艺的反相器，其中PMOS晶体管的 最小尺寸为(W=0.75m，L=0.25m，即W/L=0.75/0.25) , NMOS晶体管 的最小尺寸为(W=0.375m，L=0.25m，即W/L=0.375/0.25) 求出g,VIL,VIH,NML,NMH
( R1 R2 R5 )C5
DCLK 3 R1C1 R1C2 ( R1 R3 )C3 R1C4 R1C5
（b）
DCLK 1 R1C1 ( R1 R2 )C2 R1C3 ( R1 R2 R4 )C4 ( R1 R2 )C5
9 RC
DCLK 2 R1C1 ( R1 R2 )C2 R1C3 ( R1 R2 )C4
( R1 R2 R5 )C5 9 RC
DCLK 3 R1C1 R1C2 ( R1 R3 )C3 R1C4 R1C5
数字集成电路网络题库
第五章时序逻辑电路S13101B在逻辑电路中，任意时刻的输出状态仅取决于该时刻输入信号的状态，而与信号作用前电路的状态无关，这种电路称为。
因此，在电路结构上一般由组合而成。
解：组合逻辑电路，门电路S13101I右图所示的波形是一个(同、异) 进制(加、减)法计数器的波形。
若由触发器组成该计数器，触发器的个数应为，它有个无效状态，分别为和。
解：同，六，加，3，2，110，111S13101N某计数器的状态转换图如图所示，试问该计数器是一个进制法计数器，它有个有效状态，个无效状态，该电路自启动。
若用JK触发器组成，至少要个。
解：七，减，七，1，能，3S13102B在任何时刻，输出状态仅仅决定于同一时刻各输入状态的组合，而与电路以前所处的状态无关的逻辑电路称为，而若逻辑电路的输出状态不仅与输出变量的状态有关，而且还与系统原先的状态有关，则称其为。
解：组合逻辑电路，时序逻辑电路。
S13102I在同步计数器中，各触发器的CP输入端应接时钟脉冲。
解：同一S13201B有四个触发器的二进制计数器，它的计数状态有( )。
A. 8B. 16C. 256D. 64解：BS13201G当C r=0时，移位寄存器处于状态( )。
A. 保持B. 左移C. 右移D. 清除解：DS13201I下图所示波形是一个进制加法计数器的波形图。
试问它有个无效状态。
A. 二B. 四C. 六D. 八解：C、DS13202B二进制加法计数器，从0 计到十进制数12时，需要个触发器构成，它有个无效状态。
A. 4B. 3C. 8D. 16解：A 、BS13202G一个五位的二进制加法计数器，由0000状态开始，按自然态序计数，问经过75个输入脉冲后，此计数器的状态为( )。
A. 01011B. 11010C. 11111D. 10011解：AS13203B下列电路为时序电路的是( )。
A. 译码器B. 编码器C. 全加器D. 计数器解：DS13204B下列电路中，不属于组合电路的是( )。
《数字集成电路》期末试卷B(含答案)
浙江工业大学 / 学年第一学期 《数字电路和数字逻辑》期终考试试卷B姓名 学号 班级 任课教师一、填空题（本大题共10小题，每空格1分，共10分）请在每小题的空格中填上正确答案。
错填、不填均无分。
1．（1011111．01）2=（ ）102．若10010110是82421BCD 码的一组代码，则它对应的十进制数是________。
3．逻辑函数B A AB F +=的反函数F =________。
4．不会出现的变量取值所对应的最小项叫做 。
5．组合逻辑电路任何时刻的稳定输出仅仅只决定于__________各个输入变量的取值。
6．描述时序逻辑电路的逻辑表达式有驱动方程、________________和输出方程。
7．1K ×4位ROM ，有 位地址输入。
8．要把模拟量转化成数字量一般要经过四个步骤，分别称为采样、保持、________、编码。
9．D/A 转换器的主要参数有 、转换时间和转换精度。
10．集成单稳态触发电路的暂稳态维持时间取决于 。
二、选择题（本大题共10小题，每小题2分，共20分）在每小题列出的四个备选项中只有一个是符合题目要求的，请将其代码填写在题后的括号内。
错选、多选或未选均无分。
11．若已知Y XY YZ Z Y XY +=++，判断等式=+++))()((Z Y Z Y Y X Y Y X )(+成立的最简单方法是依据 规则。
【 】A ．代入规则B ．对偶规则C ．反演规则D ．互补规则12．F (A ,B ,C )的任意两个最小项之积等于 。
【 】 A ．0 B ．1 C ．ABC D ．ABC13．+0+1A A A ⋅⋅等于 。
【 】 A ．0 B ．1 C ． A D ．A 14．将TTL 与非门正常使用时，多余的输入端应 。
【 】 A ．全部接高电平 B ．部分接高电平，部分接地 C ．全部接地 D ．部分接地，部分悬空 15． S R 触发器不具有 功能。
2011-2012电气自动化EDA试卷 答案
EDA应用技术期末考试卷一、单项选择题（2分×15=30分）1-5 ACBDB 6-10 DCCAA 11-15 ABAAA二、填空（0.5分×40=20分）1.传统的电子系统设计方案一般是选择具有（固定功能）的标准集成电路和分立元器件。
2.数字集成电路经历了（小规模）、（中规模）、（大规模）、（超大规模）集成电路等发展那阶段。
3.PLD按集成度来分，可分为（简单PLD）和（复杂PLD）.4.CPLD/FPGA器件的选择需考虑（器件的逻辑规模）、（应用的速度要求）、（功耗）、（可靠性）、价格等。
5.VHDL的设计方法包括（直接设计法）、（自顶向下设计法）、（自底向上设计法）。
6.新器件的主要特点是向超高速、（高密度）、（低功耗）和低电压方向发展。
7.（实体）是VHDL程序描述的对象，是VHDL程序的基本单元。
8.二选一数据选择器的结构体可由（进程）和子程序等结构体中常见的几种基本结构实现。
9.PROCESS语句结构通常由三部分组成，分别是（进程说明部分）、（顺序描述语句部分）、（敏感信号参数表）。
10.函数定义应由（函数首）、（函数体）组成。
11.VHDL的文字规则包括（数字）、（字符串）、（标识符）（下标名）。
12.VHDL语言共有四类操作符可以分别进行（逻辑运算）、（关系运算）、（算术运算）、（并置运算）。
13.VHDL顺序语句包括（赋值语句）、（IF语句）、（CASA语句）、（WAIT语句）、（LOOP语句）、（NEXT语句）、EXIT语句、（RETURN语句）NULL语句。
14.用VHDL语言进行设计时，按描述语句的执行顺序可分为（顺序执行语句）、（并行执行语句）。
三、EDA 名词解释，写出下列缩写的中文含义：（1分×10=10分）1、EDA——电子设计自动化2、VHDL——超高速集成电路硬件描述语言3、FPGA——现场可编程门阵列4、CPLD——负杂可编程逻辑器件5、CAD——计算机辅助设计6、CAM——计算机辅助制造7、CAE——计算机辅助工程8、IEEE——美国电气与电子工程协会9、GAL——通用阵列逻辑10、CAT——计算机辅助测试四、VHDL程序填空（2分×5=10分）1. 下面程序是1位十进制计数器的VHDL描述，试补充完整。
数字集成电路测试题
A 衬底 B 扩散区 C 有源区 D 接触孔和通孔
© Digital Integrated Circuits2nd
提交
Inverter
单选题 1分 最符合阈值电压定义的说法是 。
A 漏端电流为1μA时的栅源电压
B 漏端电流10倍于泄露电流时的栅源电压
衬底载流子浓度和有源区载流子浓度相 C 等时的栅源电压
芯片中的金属线和PCB中的金属线一样， A 可以是多层的。
B
CMOS集成电路是在一块正方形的硅片 上制造的。
光刻机的作用是通过激光在硅片上刻画 C 集成电路版图。
光刻胶的作用是将集成电路所需的不同 D 材料层胶合在一起。
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提交
Inverter
D MOgrated Circuits2nd
提交
Inverter
单选题 1分 电路互连线上的延时td 与长度L的关系是 。
A
td L
B
td L2
C
td L3/2
D
td L3
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数字集成电路 ch1-ch4习题集
Jan M. Rabaey Anantha Chandrakasan Borivoje Nikolic
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Inverter
单选题 1分
在集成电路0.25μm工艺中，晶体管的最小沟 道长度由 决定。
A 光刻精度 B 消费者和代工厂 C 电路工程师 D 电源电压
C 无穷大的“断开”电阻和有限的“导通”电阻。
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数字集成电路考题2012
集成电路考题一、填空题1、世界上第一个自动计算器是1832年。
2、Jack Kilby提出IC设想一集成电路，由此获得诺贝尔奖，标志着数字时代的来临。
3、集成电路的发展按摩尔定律发展变化。
4、数字电路噪声进入的途径有电感耦合、电容耦合、电源和地的干扰。
5、N型半导体的多子是自由电子，少子是空穴。
6、P型半导体的多子是空穴，少子是自由电子。
7、二极管电流I D与电压匕的关系表达式为e V①。
8、二极管的反向击穿类型有齐纳击穿和雪崩击穿。
9、互连线电容模型可用平行板电容模型等效，导线总电容的公式为10、互连线电容模型可用微带线模型等效，由平面电容和边缘电容构成。
11、导体为均匀的绝缘介质包围，可知一条导线的电容C与电感L的关系为12、CMOS反相器噪声容限的定义有N [,低电平噪声容限和 %高电平噪声容限。
13、CMOS反相器电路总功耗分为三部分，分别为由充放电电容引起的动态功耗、P d〃直流通路电容引起的功耗、，〃静态功耗。
14、静态CMOS门由上拉网络PUN和下拉网络PDN构成。
15、CMOS互补逻辑实现一个N输入逻辑门所需MOS管的个数为型个。
16、伪NMOS逻辑实现一个N输入逻辑门所需MOS管的个数为N+1个。
17、动态逻辑实现一个N输入逻辑门所需MOS管的个数为N+2个。
18、动态逻辑电路工作过程分为预充电和求值两个阶段。
19、时序电路中与寄存器有关的参数分别为建立时间、维持时间、传播时间。
20、对于时钟偏差不敏感的触发器为Clocked CMOS（或为时钟控制CMOS）。
21、C2CMOS实现一个N输入逻辑门所需MOS管的个数为N+2个。
22、施密特触发器两个开关阈值分别为：人和工。
23、半定制的电路设计方法分别是以单元为基础的设计方法和以阵列为基础的设计方法。
二、简答题 1、画出双阱CMOS电路工艺顺序简化图。
(P31)2、二极管的电流受工作温度的双重影响。
(P60)(1)出现在电流方程的①T与温度呈线性关系，①T的增加会使电流下降。
深圳大学2012年数字电路考研真题
深圳大学2012年硕士研究生入学考试大纲命题学院（盖章）：计算机与软件学院考试科目代码： 821 考试科目名称：数字电路一、考试基本要求《数字电路》是为招收模式识别专业硕士生而设置的具有选拔功能的水平考试。
它的主要目的是测试考生对数字电路知识各项内容的掌握程度。
要求考生熟悉逻辑代数基础知识、数字电路的概念、原理、电路功能等的理解情况以及分析电路的方法、能够全面、深入理解和熟练应用的内容，并能够综合运用多个知识点分析、设计和解答与应用相关的问题，能够举一反三。
二、考试内容和考试要求1、基础知识[考核的知识点和要求]掌握：各进制数之间的相互转换，8421BCD码、余三码、循环码的编码规律；理解：其它有权码的编码规律；2、数字电路基础[考核的知识点和要求]理解：二极管的单向导电特性及开关特性；理解：三极管的开关特性；理解：MOS管的开关特性；了解：信号的基本类型，脉冲信号特征及主要参数。
3、门电路[考核的知识点和要求]掌握：各种逻辑门电路的逻辑功能和逻辑符号；理解：集成TTL与非门的电路结构、工作原理和电压传输特性、理解：TTL、CMOS反相器的电路结构、工作原理、电气特性；了解：分立元件基本门电路的结构和工作原理；了解：其它MOS门电路的工作原理。
4、逻辑代数基础[考核的知识点和要求]掌握：基本逻辑运算和常用复合逻辑运算；掌握：逻辑代数的基本公式、定理；掌握：逻辑函数的各种表示方法及相互之间的转换；掌握：代数法、图形法化简逻辑函数；理解：逻辑函数的建立过程，能够根据具体问题抽象出数学模型；了解：逻辑函数化简的意义。
5、组合逻辑电路[考核的知识点和要求]理解：组合逻辑电路的特点；掌握：组合逻辑电路的分析方法和设计方法；理解：数字系统中常用的组合逻辑电路，如编码器、译码器、加法器、数据选择器、数值比较器等的分析和设计过程；理解：典型中规模集成组合逻辑器件的功能；掌握：用常用中规模集成器件实现组合逻辑函数的方法；掌握：判别组合电路中是否存在竞争与冒险的方法，并能采取相应的方法消除冒险；6、触发器[考核的知识点和要求]理解：基本RS、同步RS触发器、主从（RS、JK）触发器及维持阻塞D触发器的电路结构；理解：各种触发器的工作原理及工作特点；掌握：各种触发器的逻辑功能；掌握：常用集成触发器的特点和使用方法；掌握：各种触发器之间逻辑功能的转换方法。
数字集成电路第二版答案
数字集成电路第二版答案【篇一：《数字集成电路》期末试卷a(含答案)】考试试卷 a姓名学号班级任课教师一、填空题（本大题共10小题，每空格1分，共10分）请在每小题的空格中填上正确答案。
错填、不填均无分。
1．十进制数（68）10对应的二进制数等于；2．描述组合逻辑电路逻辑功能的方法有真值表、逻辑函数、卡诺图、逻辑电路图、波形图和硬件描述语言（hdl）法等，其中描述法是基础且最直接。
3．a?1可以简化为4．图1所示逻辑电路对应的逻辑函数l等于。
abc≥1lcy图1图25．如图2所示，当输入c是（高电平，低电平）时，y?ab。
6．两输入端ttl与非门的输出逻辑函数z?ab，当a=b=1时，输出低电平且vz=0.3v，当该与非门加上负载后，输出电压将(增大，减小)。
7．moore型时序电路和mealy型时序电路相比，型电路的抗干扰能力更强。
8．与同步时序电路相比，异步时序电路的最大缺陷是会产生 9．jk触发器的功能有置0、置1、保持和的ram。
二、选择题（本大题共10小题，每小题2分，共20分）在每小题列出的四个备选项中只有一个是符合题目要求的，请将其代码填写在题后的括号内。
错选、多选或未选均无分。
11．十进制数（172）10对应的8421bcd编码是。
【】a．（1111010）8421bcdb．（10111010）8421bcdc．（000101110010）8421bcd d．（101110010）8421bcd12．逻辑函数z(a,b,c)?ab?ac包含【】a．2 b．3c．4d．513．设标准ttl与非门z?ab的电源电压是+5v，不带负载时输出高电平电压值等于+3.6v，输出低电平电压值等于0.3v。
当输入端a、b电压值va=0.3v，vb=3.6v和va=vb=3.6v两种情况下，输出电压值vz分别为。
a．5v，5v c．3.6v，0.3v【】b．3.6v，3.6v d．0.3v ，3.6v14．图3所示电路的输出逻辑函数z1等于。
数电期末考试题2012及答案
数电期末考试题2012及答案一、选择题（每题2分，共20分）1. 在数字电路中，最基本的逻辑关系是：A. 与逻辑B. 或逻辑C. 非逻辑D. 异或逻辑答案：A2. 以下哪个不是数字电路的特点？A. 高速性B. 低功耗C. 可编程性D. 模拟性答案：D3. 一个触发器可以存储的比特数是：A. 1比特B. 2比特C. 4比特D. 8比特答案：A4. 在一个4位二进制计数器中，计数的最大值是：A. 4B. 8C. 15D. 16答案：C5. 以下哪个是组合逻辑电路的特点？A. 有记忆功能B. 输出只依赖于当前的输入C. 输出依赖于过去的输入D. 需要时钟信号答案：B二、填空题（每空2分，共20分）1. 一个完整的数字系统包括数字逻辑电路、________和________。
答案：存储器；输入/输出设备2. 布尔代数的基本运算有________、________和非。
答案：与；或3. 一个D触发器的两个主要输入端是________和________。
答案：数据输入；时钟输入4. 一个3-8译码器可以将3位二进制信号转换为________个独立的输出。
答案：85. 一个4位二进制数可以表示的最大十进制数是________。
答案：15三、简答题（每题10分，共30分）1. 解释什么是同步计数器和异步计数器，并说明它们的区别。
答案：同步计数器是指计数器中的触发器都使用同一个时钟信号进行状态更新，而异步计数器中的触发器则可能使用不同的时钟信号或没有时钟信号，导致计数过程中存在传播延迟。
同步计数器的特点是计数速度快，但电路复杂度较高；异步计数器结构简单，但计数速度较慢。
2. 描述一个典型的数字电路设计流程。
答案：数字电路设计流程通常包括需求分析、逻辑设计、电路仿真、电路实现、测试验证等步骤。
在逻辑设计阶段，设计师会使用布尔代数或硬件描述语言（如VHDL或Verilog）来定义电路的功能。
电路仿真用于验证设计的正确性，而电路实现则涉及到实际的硬件布局和布线。
2012年4月、7月数字电路自考题及答案
2012年7月高等教育自学考试数字电路试题一、填空题(本大题共10小题，每空2分，共30分)请在每小题的空格中填上正确答案。
错填、不填均无分。
B+。
1.已知逻辑函数Y=A B+C，若令A=BC，根据代入规则，逻辑函数Y=C2.MOS管是一种用电压控制且具有放大特性的开关元件。
3.对于CMOS或门电路，其闲置输入端应当接低电平；对于CMOS与门电路，其闲置输入端应当接高电平。
4.实现编码操作的电路称为编码器，实现译码操作的电路称为译码器。
5.可擦除可编程ROM叫做EPROM ，存储数据可以改写。
6.按照电路结构和工作特点不同，触发器可分为主从触发器、同步触发器和边沿触发器。
7.时序逻辑电路的输出不仅和输入有关，还取决于电路原来所处的状态，而电路状态又是由构成时序电路的触发器来记忆和表示的。
8.要扩展成32K×16位的ROM，需要4 片32K×4位的ROM。
9.四变量函数最小项AB CD，用注有下标的小写m表示，记作m9。
10.为实现将JK触发器转换为基本RS触发器，应使J= ，K= 。
二、单项选择题(本大题共10小题，每小题3分，共30分)在每小题列出的四个备选项中只有一个是符合题目要求的，请将其代码填写在题后的括号内。
错选、多选或未选均无分。
1.下列选项中，叙述不正确的是( C)A.卡诺图中，变量取值顺序是按照循环码排列。
B.MOS管是一种用电流控制的开关元件。
C.半导体三极管具有放大特性。
D.EDA技术中使用最普遍的EDA设计入口语言是VHDL。
2.下列式子中，不正确的是(B)A.A+A=AB.A A1⊕=C.A⊕0=AD.A⊕1=A3.下列选项中，______是TTLOC门的逻辑符号。
( C )4.下列选项中，叙述不正确的是( )A.接入滤波电容引入是消除竞争冒险的方法之一。
B.引入选通脉冲不能消除竞争冒险。
C.修改逻辑设计，增加冗余项是常用的消除竞争冒险的方法。
D.化简电路，减少逻辑器件数目，不能消除竞争冒险。
878电路与系统2012真题
2012年878电路与系统基础真题（回忆解析版）模电3道，每道20分第一大题问答，1）何种反馈组态可以稳定输出电压，提高输入电阻；若输入信号源是电流源，需要稳定输出电压需要那种反馈组态。
（这个自己看模电课本，上面写的很详细）2）压摆率和转换速率的问题。
这个是10年真题解答题第三题的第四问（差不多是原题，我在核心笔记中给出了答案，你自己看看就理解了），这次把它单独作为一个简答题考，其实很少见，但也反映了真题重复出现的概率之高3）给出一个集成电路。
问了两个场效应管组合的作用，（我答的是有源负载的作用，这个我的笔记上面有），还有两个二极管的作用（提供偏置电压，消除交越失真）4）解释米勒效应。
（笔记上面有）第二大题。
计算，给出一个场效应管电路，第一问问该偏置电路如何稳定静态工作点（这个我自己答的也不太确定，我的笔记上好像不多，你自己复习模电的时候关于场效应管电路的结构做一个小结）第二问给出漏电流I，求漏极电路Rd。
求输入电阻输出电阻，放大倍数。
（这个课本和习题上面都有类似的题型，多联系一些就没问题）第三问此电路可否用n型管代替（这个我们怎么答，乱答的，但总有不会的吧，你自己可有搜一下资料）第三大题。
计算，给出一个集成运算电路（运算电路每年都会出一道，这种题型在第六章的课后习题一大堆，多练习几个就差不多了，我的笔记里面也给你总结了，好好看看）第一问求传输函数。
（用虚短和虚断及节点电压法，简单。
）第二问该电路功能是高通低通还是带通（求出是低通，这个就比带通好算多了）第三问，若是高通低通，求截止频率和Q。
（这问的解答根据第二问就很好求了，截止频率和Q品质因数在模电课本第一章有详细介绍，自己看懂就做题没问题）数字电路（2道每道20分）第一道11年原题。
若检测到1011信号，输出1.（这个我的笔记里面有详细的步骤解答，这个是以原题形式出现，答的很流畅）第二道用3-8译码器和7段数码管显示器设计一个电路。
（没做，这种类型的组合电路有几年没考了，我把它给忽略了，这个在数电课本P55页例2.8有详细的解答）信号15分两个系统H1和H2级联，给出输入信号，通过该系统。
数字集成电路试题及答案
北京大学信息学院考试试卷考试科目： 数字集成电路原理 考试时间 姓名： 学号：题 号 一 二三四五六七八九 十总分分 数 阅卷人以下为答题纸，共 6 页一、填空1、（4分）CMOS 逻辑电路中NMOS 管是（ 增强 ）型，PMOS 管是（增强）型； NMOS 管的体端接（ 地 ），PMOS 管的体端接（ VDD ）。
2、（8分）CMOS 逻辑电路的功耗由3部分组成，分别是（ 动态功耗 ）、（开关过程中的短路功耗）和（ 静态功耗 ）；增大器件的阈值 电压有利于减小（ 短路功耗和静态 ）功耗。
3、（6分）饱和负载NMOS 反相器的3个主要缺点是：（ 输出高电平有阈值损失 ）,( 输出低电平不是0，与比例因子Kr 相关 ), ( 输出低电平时有静态功耗 ) 。
4、（3分）三态输出电路的3种输出状态是：（ 高电平 ）， （ 低电平 ）和（ 高阻态 ）。
二、（12分）画出实现ABC D C B A Y +++=)(的静态CMOS 电路，如果所有MOS管的导电因子都是K ,分析几个输入同步变化的等效反相器的导电因子（K Neff 和K Peff ），在什么输入状态下电路有最小的低电平噪声容限。
Kneff = 1/(1/3k + 1/k) + k/3 = 3k/4 + k/3 = （13/12）K;Kpeff = 1/(1/3k + 1/k) + k/3 = （13/12）K;当 D = 1 ，A、B、C 同步变化时，上拉通路3个串联的PMOS 管起作用，下拉支路所有NMOS 都起作用，Kneff 最大 ， Kpeff 最小，传输特性曲线在最左边。
三、（12分）分析下面2个电路的逻辑功能，若所有输入高电平都是5V、输入低电平都是0V，电源电压是5V，所有MOS 管的阈值电压绝对值都是0.8V，分析2个电路的输出高、低电平和主要优缺点。
（1） （2） 电路 1） ⎩⎨⎧=======+=VB A VB A Vol B A AB Y 2.4Voh 15Voh 0,0,时，时， ，电路 2） B A B A B A AB Y +=++=，低电平0V ，高电平 4.2V 电路1）结构简单，节省面积，逻辑电平与输入状态相关，驱动能力差，噪声容限小。
07-08学年第二学期 数字集成电路基础 课程期末试卷(A)
一、 填空题：( 每个空格1分，共25分 )1、数字信号的特点是在 上和 上都是断续变化的，其高电平和低电平常用 和 来表示。
2、(127)10= ( )2= ( )8421BCD =( )余3BCD 码3、三态门的三个输出状态分别为 、 和 。
1、 对于共阴接法的发光二极管数码显示器，应采用 电平驱动的七段显示译码器。
2、 逻辑函数F=A(B+C)+1的对偶函数是 。
3、 触发器有两个互补的输出端Q 、Q ，定义触发器的1状态为 ，0状态为 。
4、 按逻辑功能分，时钟触发器可分为： 、 、 和 。
5、 触发器是构成 的基本单元。
触发器由一个稳态到另一个稳态的转换 称为 ，触发器翻转前的状态，称为 ，用 Qn 表示；触发器翻转后的状态称为 ，用Qn+1表示。
6、 时序逻辑电路某时刻的输出信号不仅取决于 ，而且还 与 有关。
7、 时序逻辑电路按照其触发器是否有统一的时钟控制分为 时序电路 和 时序电路。
8、 时序电路逻辑功能表示方法主要有 、 、 等。
二、用卡诺图化简下列逻辑函数。
( 每题6分，共12分 ) 1、(,,,)F A B C D AB A C BC ABCD =+++2、(,,,)(1,3,4,7,13,14)(2,5,12,15)F A B C D m d =∑+∑三、请按要求实现下列逻辑函数（6分）试用8-1MUX74151实现函数F （A ，B ，C ，D ）=Σm （1，3，5，7，10，14，15）装 订 线 班级 姓名 学号成绩 2011~2012学年第1学期《电子技术与项目训练（数字部分）》/《数字电路分析与实践》课程 重修试卷四、设计一个A 、B 、C 三变量的判偶电路，三个变量中，1的个数为偶数时，输出为1，否则输出为0。
采用与非门实现之。
(1）分析设计要求，确定逻辑变量。
（2分） (2) 根据题意，列出真值表。
（3分） (3）写逻辑函数表达式，并化简。
（3分） (4）画逻辑电路图。
浙江理工大学数字电路部分真题2012年
浙江理工大学数字电路部分真题2012年(总分：150.00，做题时间：120分钟)一、填空题(总题数：10，分数：0.00)1. 逻辑函数的反演规则指出，对于任意一个函数F，如果将式中所有的与、或运算互换，0、1互换，______互换，就得到F的反函数。
（分数：1.50）填空项1:__________________ （正确答案：原变量、反变量；）解析：2. 格雷码的特点是任意两个相邻的代码中仅有______位二进制码不同。
（分数：1.50）填空项1:__________________ （正确答案：1；）解析：3. 输出n位代码的二进制编码器，一般有______个输入信号端。
（分数：1.50）填空项1:__________________ （正确答案：2n；）解析：4. 在数字电路中，凡是任一时刻的稳定输出不仅决定于该时刻的输入，而且还和______有关者，都叫做时序逻辑电路。
（分数：1.50）填空项1:__________________ （正确答案：原来状态；）解析：5. A/D转换过程是通过取样、保持、______、编码四个步骤完成的。
（分数：1.50）填空项1:__________________ （正确答案：量化；）解析：6. 将十六进制数(8C)16转换为等值的十进制数为（）10。
（分数：1.50）填空项1:__________________ （正确答案：140；）解析：7. 当J=K=______时，JK触发器Q n+1=Q n。
（分数：1.50）填空项1:__________________ （正确答案：1；）解析：8. n位二进制加法计数器的最大计数值为______。
（分数：1.50）填空项1:__________________ （正确答案：2n；）解析：9. 自动产生方波信号的电路称为______。
（分数：1.50）填空项1:__________________ （正确答案：多谐振荡器；）解析：10. 当RAM的字数够用、位数不够用时，应扩展位数。
数字集成电路期末考试卷A-2012
a b c
F = ac + bc
100·Cin
Cin
图2
图3
4. 根据逻辑表达式 F = ac + bc 设计 CMOS 逻辑门电路的版图并通过逻辑努力优化每级的输 入电容量。 （1）画出用最少的晶体管实现该功能的 CMOS 逻辑门的电路图。 分） （4 （2）利用欧拉路径方法找出具有规则版图的晶体管排列顺序，即使版图具有连续的 pdiff 和 ndiff 扩散区和多晶栅线。 分） （4 （3） 用棍棒图画出该版图的结构,请注明您的表示方法， 如金属 1 MET1） 扩散区 （ ， （ndiff 和 pdiff） ， n 阱（nWell） ，多晶（Poly)，它们之间的连接请用 X 表示。 分） （4 （4）假设 nMOS 管与 pMOS 管的工艺互导的比为 3。在电路原理图中标明该门电路的各晶体管 宽度尺寸，使它的输出驱动能力与单位对称反相器相同，即它的上升和下降时间相等且与单位对 称反相器延迟一致。 分） （4 （5）计算该逻辑门 c 输入端的逻辑努力。 分） （4 （6）如图 3 所示如果一个逻辑链含有该逻辑门（黑实线部分） ，试求每级输入电容的最优值使该 逻辑链的延迟最小，设输入电容 Cin 等于单位对称反相器的输入电容，输出负载电容为 100·Cin。
华
日
侨
大
学
数字集成电路设计
试
卷 A（期末，开卷）
年 月
班 级：
考试日期 2 0 1 1
姓 名：________________________学 所有案按顺序填写在答卷纸上
号__________________________
一、填空题(30%)（计算精确到小数点后 2 位，或者 3 位有效数字；每空 2 分，有单位的请写明 单位，否则扣 1 分） 1．三态门的三个状态分别是：( 1 )， （ 2 ）（ ， 3 ） 。 2．互连线由电阻率为ρ=4µΩ·m, 线的厚度为 0.5µm，宽为 0.8µm，长 100µm 的导线电阻 R= （ 4 ） 。 3．互补 MOS（CMOS）采用两种类型的 MOSFET 构建逻辑电路，一种是（ 6 ） MOSFET；另外一种是（ 6 ）MOSFET。 4．如果一个反相器的输出端连接 4 个同样的反相器，那么它的电气努力是（ 7 ） 假设 。 忽略寄生电容的对延迟的影响， 即无负载电容时延迟为 0； 如果它的电气努力是 1 时的延迟是 1ns， 那么以上电路的延迟时间是（ 8 ） 。 5．以下 SPICE 语言所描述的 nMOS 晶体管的单位面积栅氧电容 Cox=（ 9 ） 其中 ， −13 10 ); 等 效 开 关 电 阻 Rn= ε ox = 3.453 × 10 F/cm；源极的零偏置电压的结电容 CSB=( （ 11 ） ； ******************* Spice 网表 ************************ Vdd ndrain 0 5V Vgs ngate 0 5V Mnmos ndrain ngate 0 0 nFET L=0.5U W=4U AD=12P PD=12U AS=12P PS=12U .Model nFET NMOS (KP=150U VTO=1 TOX=1.25e-8 CJ=8.5e-4 CJSW=2.5E-10) ******************* Spice 网表 ************************ 6. 求以下数字的波茨编码（Booth Coding） ，若二进制补码 A=10101011，则它的波茨编码为 B=（ 12 ）X 26 +（ 13 ）X 24 +（ 14 ）X 22 +（ 15 ） 。 二、问答题（15%） （1）集成电路中双极器件和单极器件的定义分别是什么？ （2）方块电阻的定义是什么？它的单位是什么？ （3）有比电路和无比电路的定义分别是什么？ 三、综合题（55%） 1. 图1为阻性负载的反相器电路。电源电压VDD为5V，MOS管的工艺互导为20uA/V2，阈值电 压为0.8V，负载电阻RL为200K，W/L=2。计算该反相器的传输特性数值（VIL，VOL，VIH， VOH）及电路的噪声容限，并在此基础上评价该反相器的设计是否最优。 （11分）
数字集成电路期末考试卷B-2012
第 2 页 共 2页
图1
第 1 页 共 2页
2.
在CMOS 0.18um工艺模型中，一个nFET的W=9um，L=0.18um，其工艺互导为k′n=90uA/V2， VTn=0.45V。假设Vsb=0。 （每小题5分，n=2.0V 时的 MOS 管导通电阻。 （2）计算电压设定为 VGSn=2.0V，VDSn=1.1V 时的 MOS 管导通电阻。
kn 。 = 1.5 三输入的或非门 y = a + b + c 的逻辑努力是（ 12 ） kp
6．工艺的氧化层厚度 tox=10 nm ( ε ox = 3.453 × 10−13 F/cm)，载流子迁移率为µn=520 cm2 / (V· s) , µp= 260 cm2 / (V· s)，若一个 nFET 和 pFET，W=16µm，L= 0.5µm，栅电压 VG=4V，而阈值电 压 VTn=0.8V，VTp= − 1V, 则 Rn=（ 13 ）; Rp=（ 14 ）; 若保持 nFET 尺寸不变 而增加 pFET 的宽度，使 Rp = 0.8Rn， pFET 的宽度 W=（ 15 ). 二、问答题（15%） （1）MOS管的窄沟道效应和短沟道效应的定义分别是什么？ （2）动态 CMOS 逻辑电路的定义是什么？ （3）闩锁效应的形成原因及其预防措施？ 三、综合题（55%） 1. 图1为阻性负载的反相器电路。电源电压VDD为5V，MOS管的工艺互导为20uA/V2，阈值电 压为0.8V，负载电阻RL为200K，W/L=2。计算该反相器的传输特性数值（VIL，VOL，VIH， VOH）及电路的噪声容限，并在此基础上评价该反相器的设计是否最优。 （11分）
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数字集成电路设计
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集成电路考题一、填空题1、世界上第一个自动计算器是1832年。
2、Jack Kilby 提出IC 设想--集成电路，由此获得诺贝尔奖，标志着数字时代的来临。
3、集成电路的发展按摩尔定律发展变化。
4、数字电路噪声进入的途径有电感耦合、电容耦合、电源和地的干扰。
5、N 型半导体的多子是自由电子，少子是空穴。
6、P 型半导体的多子是空穴，少子是自由电子。
7、二极管电流D I 与电压D V 的关系表达式为)1(/-=ΦT D V S D e I I 。
8、二极管的反向击穿类型有齐纳击穿和雪崩击穿。
9、互连线电容模型可用平行板电容模型等效，导线总电容的公式为10、互连线电容模型可用微带线模型等效，由平面电容和边缘电容构成。
11、导体为均匀的绝缘介质包围，可知一条导线的电容C 与电感L 的关系为u CL ε=。
12、CMOS 反相器噪声容限的定义有L NM 低电平噪声容限和H NM 高电平噪声容限。
13、CMOS 反相器电路总功耗分为三部分，分别为dyn P 由充放电电容引起的动态功耗、dp P 直流通路电容引起的功耗、stat P 静态功耗。
14、静态CMOS 门由上拉网络PUN 和下拉网络PDN 构成。
15、CMOS 互补逻辑实现一个N 输入逻辑门所需MOS 管的个数为2N 个。
16、伪NMOS 逻辑实现一个N 输入逻辑门所需MOS 管的个数为N+1个。
17、动态逻辑实现一个N 输入逻辑门所需MOS 管的个数为N+2个。
18、动态逻辑电路工作过程分为预充电和求值两个阶段。
19、时序电路中与寄存器有关的参数分别为建立时间、维持时间、传播时间。
20、对于时钟偏差不敏感的触发器为Clocked CMOS(或为时钟控制CMOS)。
21、2C CMOS 实现一个N 输入逻辑门所需MOS 管的个数为N+2个。
2223、半定制的电路设计方法分别是以单元为基础的设计方法和以阵列为基础的设计方法。
二、简答题1、画出双阱CMOS电路工艺顺序简化图。
（P31）2、二极管的电流受工作温度的双重影响。
（P60）（1）出现在电流方程的ΦT与温度呈线性关系，ΦT的增加会使电流下降。
（2）饱和电流IS也与温度有关，热平衡时载流子浓度会随温度增加。
理论上，每上升5°C饱和电流增加一倍，实测是反向电流每8°C增加一倍。
3、如果考虑导线的寄生电容和电感，写出简化规则和步骤（P99）（1）如果电阻很大----例如界面很小的长铝导线情形或者外加信号的上升和下降沿很慢，电感可以忽略（2）当导线很短，截面积很大或者互连材料电阻率很低时，可以用只含电容的模型。
（3）若导线间距很大，或者导线只在一段很短的距离上靠近一起的时候，导线相互间电容可以忽略，并且所有的寄生电容都可以模拟成接地电容。
4、简述理想导线和集总模型。
（P109）（1）理想导线：一般电路上，导线是没有任何附加参数和寄生参数的简单连线。
这样的导线对电路的特性没有任何影响。
（2）集总模型：导线的电路寄生参数一般是沿着它的长度分布的，不能集中在一点。
当然，当只有一个寄生元件支配时，把其它寄生参数影响小的元件的各个不同部分集总成单个电路元件，这就是集总模型。
5、简述集总RC模型（P110）把每段导线的总导线电阻集总成一个电阻R，把电容集总成一个电容C，这个简单模型就是集总RC模型。
6、简述静态CMOS反相器的特性。
（130）（1）输出高低电平分别为VDD和GND；（2）逻辑电平与器件的相对尺寸无关，所以晶体管可以采用最小尺寸。
（3）稳态时在输出和VDD和GND总存在一条具有有线电阻的通路。
（4）CMOS反相器输入阻抗高，MOS管栅极实际上是一个绝缘体。
（5）稳态工作下，电源和地线之间没有通路。
7、简述CMOS反相器噪声容限的定义。
（P136）所谓噪声容限，是指电路在噪声干扰下，逻辑关系发生偏离(误动作)的最大允许值。
若输入信号中混入了干扰，当干扰大过反相器输入电压阈值时，则使原本应该是高电平的输出信号翻转为低电平，或使原本应该是低电平的输出信号翻转为高电平。
8、密勒效应的定义。
（P141）一个在其两端大小相同相位相反的电压摆幅的电容可以用一个两倍于该电容值的接地电容代替。
9、互补CMOS是一种实现逻辑门的有效电路，但复杂的逻辑电路存在两个问题，原因有两点。
（P180）问题：（1）实现N输入逻辑门，需要2N个MOS管，加大实现面积。
（2）互补CMOS门传播延时随扇入数迅速增加。
原因：（1）MOS管数目多(2N)，增加了门的总电容；（2）门的PUN或PDN中，MOS串联会使门的速度进一步减慢。
10、降低大扇入延时的方法。
（P181-182）（1）调整MOS管尺寸：加大MOS管尺寸，能降低串联期间的电阻，减小时间常数。
（2）逐级增大MOS管尺寸：即MOS管尺寸,M1>M2>M3>M4，可以使R1<R2<R3<R4，这样降低了其主要作用的电阻。
（3）重新安排输入：找到关键信号，决定关键路径（4）重组逻辑结构11、简述传输管逻辑的特性。
（P196）基本概念通过允许原始输入驱动栅端和漏-源端来减少实现逻辑功能所需MOS管数目的方法，称为传输管逻辑。
功能分析若B输入高，M1导通，A直接到输出F，若B为低M2导通，并使0直接输出到F。
这一方法可以减少四个MOS管，降低电容。
12、简述动态逻辑门的特性（P208-209）（1）逻辑门由NMOS下拉网络实现，PDN的构成过程与静态CMOS完全一样。
（2）MOS管数目比静态减少，数目为N+2，非2N。
（3）是无比逻辑门。
（4）动态逻辑门只有动态功耗，理想情况VDD和GND之间从不存在任何静态电流路径。
（5）动态逻辑门具有较快的开关速度。
13、简述时序逻辑电路中与寄存器有关的参数。
（P237）（1）建立时间tsu：在时钟翻转(正沿触发为0-1翻转)之前数据输入(D)必须有效的时间。
（2）维持时间thold：在时钟边沿之后输入数据必须仍然有效的时间。
（3）传播延时tc-q：相对于时钟最坏情况的延时。
指的是输入数据(D)送到输出端Q的时间。
14、简述施密特触发器的特性。
（P208-209）（1）对于一个输入变化很慢的信号，输出端可以有一个快速翻转的响应。
(可用于脉冲整形)（2）有两个不同方向的开关阈值VM+、VM-。
15、简述数字处理器的构成（四个模块）（P277）（1）数据通路：处理器核心部分，完成所有处理运算工作的场所。
（2）控制模块：协调各个部分正常工作的关键部分，让处理器等在指定时间完成相应的工作，可以看成一个有限状态机(FSM)。
（3）存储模块：整个处理器中用来存储数据的区域，可以有只读、读写等多个种类。
（4）输入输出(互连)：处理器与外界连接的主要媒介，可以用来连接外接信号，也可以连接多个处理器。
16、简述半定制的设计流程。
（289）（1）设计获取，使设计进入到ASIC设计系统中。
（2）逻辑综合，把HDL语言描述模块转换成网表(netlist)。
（3）版图前模拟和验证，检查设计是否正确。
（4）版图规划，对芯片面积总体规划。
（5）布局，确定各单元精确位置。
（6）布线，完成各单元和功能块之间连线。
（7）提取模型参数，完成芯片模型的创建。
（8）版图后模拟和验证，检验性能，发现不足改进和优化。
（9）记带。
17、简述克服串扰的方法。
（P327）（1）尽量避免浮空节点。
（2）敏感节点应当很好地与全摆幅信号隔离。
（3）在满足时序约束的范围内尽可能加大上升（下降）时间。
（4）在敏感的低摆幅布线网络中采用差分信号传输方法。
（5）不要使两条信号线之间的电容太大。
（6）必要时可在两个信号之间增加一条屏蔽线--GND 或DD V 。
（7）不同层上信号之间的线间电容可以通过增加额外的布线层来进一步减少。
三、计算题1、设计计算题（P64 例3.5 公式3.19） 例3.5：PMOS 晶体管的阈值电压一个PMOS 晶体管的阈值电压VT0为-0.4V ，而体效应系数等于-0.4。
试计算VSB=-2.5V ，2ΦF=0.6V 时的阈值电压。
解：由阈值公式得可以看到，-0.4V 是零偏置条件下阈值的2倍。
2、（P104）例4.1 金属导线电容总电容=平面电容+边缘电容平面电容计算公式： 电容计算公式：场氧导线面积**2=fringe c平面电容：边缘电容：总电容： 拓展：假设两条导线，第二条在第一条旁边，间距只相隔最小允许距离10cm ，与第一条耦合电容为几乎与总的对地电容一样大。
0T T V V γ=+-0.50.5( 2.5)0.40.4((2.50.6)0.6)0.79T V V V -=--⨯+-=-*pp c =导线面积场氧622(0.110)30/3pp c m aF m pFμμ=⨯⨯=62(0.110)40/8fringe c m aF m pF μμ=⨯⨯⨯=3811wire pp firnge C C C pF pF pF=+=+=6int (0.110)95/9.5er c m aF m pF μμ=⨯⨯=3、RC 的树形网络。
（P111）写出网络的性质，路径电阻的计算，共享电阻的计算性质：（1）电路仅有一个输入节点。
（2）所有电容都在每个节点和地之间。
（3）电路没有任何电阻回路。
路径电阻：源节点S 和电路内任何节点i 之间存在一条惟一电阻路径，用Rii 表示。
上图，源节点s 和节点4之间的路径电阻为R44：共享电阻：Rik 代表的路径电阻为源节点s 至节点k 和节点i 这两条路径的电阻上图所示电路 4、（P136）例5.2 CMOS 反相器的电压传输特性和噪声容限 设计一个通用0.25umCMOS 工艺反相器，PMOS 对NMOS 的比为3.4，其中NMOS 的最小尺寸(W=0.375um ，L=0.25um ，W/L=1.5)，计算VM=1.25处的增益。
解：首先应用公式求得再应用44134R R R R =++41321i i R R R R R =+='()(/2)(1)D M n DSATn M Tn DSATn n M W I V k V V V V V L λ=⨯--⨯+66() 1.5115100.63(1.250.430.63/2)(10.06 1.25)5910D M I V A --=⨯⨯⨯⨯--⨯+⨯=⨯666(/)()(/)1()1 1.5115100.63 1.5 3.43010 1.059100.060.127.5p n DSATn p DSATp n D M n p W L k V k V W L W g I V L λλ---+=--⨯⨯⨯+⨯⨯⨯⨯=-⨯+=-e e e ln(2)R 0.69R R 0.69(/)310.69() 6.0294.5pLH qp L qp LqL p t C C C W L K fF ps ====⨯⨯=由此得到如下5、（P146）例5.5 一个0.25um CMOS 反相器延时利用前面推导公式，计算tpHL 和tpLH根据表3.3，VDD=2.5V 时，可得Reqn=13K ，Reqp=31K ，CL(H →L)=6.1， CL(L →H)=6.0，NMOS 的W/L=1.5，PMOS 的W/L=4.5，代入两个公式可得：6、（P174）对PDN 、PUN 以及综合的们进行详细的分析。