ASIC设计流程中的典型问题研究

第35卷第2期2007年4月

浙江工业大学学报

J OURNAL OF ZH E J IAN G UN IV ERSIT Y OF TECHNOLO GY

Vol.35No.2Apr.2007

收稿日期:2006209210

基金项目:浙江省教育厅资助科研项目(20051399)

作者简介:章旌红(1964—),女,浙江绍兴人,副教授,主要从事运动生物力学、电路与系统研究.

A SIC 设计流程中的典型问题研究

章旌红,何剑春,陶东娅

(浙江工业大学信息工程学院,浙江杭州310032)

摘要:随着集成电路制造工艺的快速发展,系统芯片(SOC )及其功能ASIC 模块的研究越来越引起关注.基于ASIC 设计流程,讨论了当前ASIC 设计中逻辑综合、易测性、低功耗等一些典型问题,并以工艺独立阶段和工艺映射阶段中ASIC 综合需要解决的问题为研究重点,结合实例分析了其中的关键环节,以期作为高性能ASIC 设计优化、可测性设计、设计验证等方向分析研究的前期工作.关键词:ASIC ;逻辑综合;可测性设计;低功耗中图分类号:TN402 文献标识码:A 文章编号:100624303(2007)022*******

R esearch on some typical problems in the ASIC design flow

ZHAN G Jiang 2ho ng ,H E Jian 2chun ,Tao Dong 2ya

(College of Information Engineering ,Zhejiang University of Technology ,Hangzhou 310032,China )

Abstract :Wit h t he fast develop ment of IC fabricating technology ,research on SOC and ASIC modules cause more attention.According to t he design flow ,some typical p roblems ,such as log 2ic synt hesis ,testability and low power dissipation ,was discussed in t he paper.And most atten 2tion was paid on t he ASIC synt hesis in t he technology independency and technology mapping p ro 2cedure separately.We hope t hat t he research is a good guide for t he st udy on design optimization ,design for test and verification.

K ey w ords :ASIC ;logic synt hesis ;design for test ;low power dissipation

0　引　言

随着集成电路设计制造技术的进步,系统芯片(SOC )得到快速发展.对SOC 中完成特定功能的专用集成电路(ASIC )的研究显得越来越重要.通常,ASIC 芯片在尺寸、耗电量、发热量和成本方面比一

般的IC 部件要求更高.近年来,由于鲁棒性设计方法和自动电路综合工具在芯片设计过程中的普遍应用,从高层次的设计描述到最后的芯片布图和掩模阶段的工作难度明显降低,导致ASIC 芯片和集成

了ASIC 模块的芯片的需求迅速上升.目前,从消费

电子到空间技术领域,ASIC 和具有ASIC 模块的半导体芯片都得到了广泛应用.

笔者研究了ASIC 设计流程中逻辑综合、易测性、功耗优化等关键问题,着重讨论设计流程、设计方法、综合和物理设计方面的问题.

1　ASIC 设计流程

ASIC 的设计制造工序繁多.产品的性能要求

一旦确定下来,就需要完成从高层次设计、电路综合

到低层次详细设计的一系列工作.ASIC 设计的整个流程及各层次细节如图1所示

.图1　ASIC 设计典型流程

Fig.1　Typical ASIC design flow

设计要求首先被表示成可执行的行为级模型.行为级模型包含了在满足时序、面积、功耗、测试等约束条件下实现的设计功能.行为级模型需要经过大量的输入条件验证,使所有的要求和功能都得到满足.

行为级模型通过行为级综合工具转化成R TL 级模型.R TL 级模型使用加法器、乘法器、寄存器、多路选择器之类的寄存器级元件,通过元件互联构成设计的结构模型.

R TL 级模型通过逻辑综合工具转化成逻辑门

级.逻辑门级设计由门或者门的组合组成,逻辑综合通常都使用基于单元库的设计方法.门级网表需要进行最广泛的仿真,除了功能外,其他诸如时序和功耗等约束条件也需要在此分析.

门级网表通过芯片区域布图、单元布局和互联

布线转化成物理级设计版图(Layout ),该版图将用来产生制造芯片用的掩模组.

2　ASIC 设计中的逻辑综合问题

2.1　逻辑综合问题

逻辑综合包括一系列的优化和技术,比如状态

机优化、多级逻辑优化、重定时(Re 2Timing )、再综合(Re 2Synt hesis )、工艺映射(Technical Mapping )、版图生成后的晶体管尺寸调节等.优化目标可以是面积、速度、功耗或者多个标准,优化的具体步骤和目标有关,可大致分为两个阶段:工艺独立阶段和工艺映射阶段.工艺独立阶段优化进行操作,最小化状

态;工艺映射阶段,逻辑网络被映射到某单元库,然后进行晶体管级的优化.2.2　逻辑综合的工艺独立阶段2.2.1　组合逻辑优化

组合电路可以用乘积-和二级表达式表示.这类表达式可以用优化工具Esp resso ,Mini 或Presto 优化.

为描述组合独立于工艺的逻辑优化步骤,以下述布尔函数为例演示逻辑网络的优化过程:

F (A ,B ,C,D )=∑m (0,2,4,5,6,7,12)+∑d (8,10)其卡诺图如图2所示.根据卡诺图可得到简化的布尔函数为:

F (A ,B ,C ,D )=C D +AB +B

D

图2　组合逻辑电路逻辑简化实例

Fig.2　Simplification example for combinational logic circuit

图2的卡诺图在概念上示范了组合逻辑的优化过程.该过程利用二级优化器Espresso 来优化逻辑.首先扩张包含每个on 集(函数值为1的点集)中点的卡诺圈使之尽可能大,可以覆盖无关集,不能覆盖off 集(函数值为0的点集).去冗余步骤中,对同样的点,去除中间较小的卡诺圈.最后,将剩余的卡诺圈化简,以减少相关变量数.

代工厂提供的单元库常包含复杂门电路,如AND 2OR ,OR 2AND 或NOR 2AND 等.为充分利用单元库,要使用多级逻辑优化技术处理多级逻辑电路,使用厂家提供的复杂门以优化芯片的面积和延迟.当然,多级优化技术并不精确,多级网络的建模和优化只有启发式方法.2.2.2　时序逻辑优化2.2.2.1　时序电路模型

时序电路通常可以通过一个有限状态机模型来

表示.完整的有限状态机(FSM )描述表示为〈S ,I ,O ,f ,h 〉,其中S ,I ,O 分别指现态、输入和输出,f 为次态,h 为输出计算函数.次态函数f 可以被说明为

f :S ×I →S.输出函数h 则可表示为h :S ×I →O

(Mealy 机)或h :S →O (Moore 机).在Mealy 机中,

・821・浙江工业大学学报第35卷