Array工艺原理及工程检查-CVD
集成电路制造技术——原理与工艺(第二版)-第6章-CVD[64页](2024版)
二、 CVD工艺原理
2.2 薄膜淀积速率及影响因素
主气流区
薄膜 衬底
δ
1.生长动力学
• 从Grove模型出发,用动力学方法分析化学
气相淀积,推导出薄膜生长速率的表达式:
Cg
Cs
1 气相扩散流密度Jg为:
J g Dg
边界层
Cs C g
hg (C g C s )
能经受淀积温度即可。
薄膜
衬底
一、 CVD概述
CVD分类
可以按照工艺特点、工艺温度、反应室压力、反应室壁温和化学反应
的激活方式等分类,通常按照工艺特点分类,有:
常压化学气相淀积(APCVD)
低压化学气相淀积(LPCVD)
按气压分类
等离子增强化学气相淀积(PECVD)
金属有机物化学气相淀积(MOCVD)
激光诱导化学气相淀积(LCVD)
微波等离子体化学气相淀积(MWCVD)
热激活
按反应激活
方式分类
一、 CVD概述
用途与特点
• CVD工艺主要用于制备SiO2、Si3N4等介质薄膜,
ploy-Si等半导体薄膜,另外,也用于制备金属
PECVD
LPCVD
化系统中常用的钨、金属硅化物等薄膜。
• CVD工艺制备的薄膜具有较好地性质,如附着
达该点的反应剂数量
二、 CVD工艺原理
2.影响台阶覆盖因素
• 气体分子到达衬底表面特殊的位置
的机制可以有三种:扩散、再发射
和表面迁移
• 影响台阶覆盖因素很多:薄膜种类、
淀积方法、反应剂系统和工艺条件
(T、P、v)
• 对具体薄膜的淀积应找出影响台阶
Array工艺设备介绍
Photo Resist
Thin Film
Glass
PR coating
Photo Resist Thin Film Glass
Exposure
Develop
涂覆前基板表面处理:清洗等
感光树脂涂覆、干燥
Clean
DB
COATER VCD
SB
TCU
Indexer
AOI
HB
感光性树酯涂覆: 1)感光树酯涂布
2) 减压干燥
Photo Resist
Coating Nozzle Glass
3)加热干燥
20
Hot Plate Hot Plate
Exposure
曝光:利用紫外光经过Mask照射到Plate上,使PR胶感光,形成特定的图案。
Canon:Mirror Scan
凹面镜 凸面镜
Exposure
利用紫外光,按照Mask图案对PR进行曝光, 以便后续显影成像
Etch 刻蚀
Dry Etch Wet Etch
利用反应气体干法刻蚀非 金属或金属
Wet Etch
Strip
Initial Clean
利用化学药液如酸湿 法刻蚀金属
利用化学药液将残留 PR胶剥离
投玻璃处对Glass进行 清洗
Al/Cu
Sputtering Chamber (SP5) Sputtering Chamber (SP4) Sputtering Chamber (SP3) Heater Chamber L/UL Chamber L/UL Position
Mo/Cu
Metal Sputter:4 Sputtering Chamber 对应大尺寸 TV产品Gate & SD膜厚增加
Array工艺设备介绍
14
GPCS (General Process Control System)
PECVD
PECVD:Plasma Enhanced Chemical Vapor Deposition
PECVD采用13.56MHZ射频电源使含有薄膜组成原子的气体电离,形成等离子体,在基板上反应,沉积薄膜。在TFT工 艺中,PECVD主要进行FGI、MULTI及PVX Film沉积。
Process Chamber
Transfer Module
P/C-2
P/C-1
T/M
高真空 P/C-3
Load Lock ATM Arm Indexer
L/L
真空大气 之间转化
大气机械手
USC
Port 1 Port 2 Port3
L/L: 连接真空和大气压的一 个Chamber。Glass进入此 Chamber以后,Valve关闭, 开始抽真空。
9
Sputter
Sputter的作用: Sputter在Array工艺中负责进行Gate, S/D 以及ITO Layer的溅射镀膜。
a-Si
SD(Source)
SD(Drain)
PVX(Passivation SiNx )
VIA Hole
ITO
GI(Gate Insulator)
n+ a-Si
Gate
Exposure
利用紫外光,按照Mask图案对PR进行曝光, 以便后续显影成像
Etch 刻蚀
Dry Etch Wet Etch
利用反应气体干法刻蚀非 金属或金属
Wet Etch
Strip
array工艺技术
array工艺技术Array技术是一种将小尺寸的芯片排列在芯片表面的工艺技术。
这种技术的出现极大地提高了芯片制造过程的效率和可靠性。
本文将介绍Array工艺技术的原理、特点以及在电子领域的应用。
Array工艺技术的原理是将多个芯片按照一定的规则排列在芯片表面,从而形成一个整体系统。
这种排列方式可以是二维的,也可以是三维的。
在二维的排列方式中,芯片被平铺在一个平面上,而在三维的排列方式中,芯片被垂直堆叠。
无论是二维还是三维,Array技术都能够大大提高芯片的集成度。
Array工艺技术的特点之一是高密度。
由于采用了多芯片排列的方式,Array工艺技术能够在有限的空间内容纳大量的芯片。
这样一来,就能够大大提高芯片的集成度,使得整个系统更为紧凑和高效。
其次,Array工艺技术具有高可靠性。
由于多个芯片被整合在一个整体系统中,即使出现了部分芯片出现问题的情况,整个系统依然能够正常运行。
这是因为Array技术通过冗余设计来解决芯片故障的问题。
当一个芯片发生故障时,系统可以自动切换到其他正常工作的芯片上,从而保证整个系统的正常运行。
Array工艺技术在电子领域有着广泛的应用。
首先是在集成电路领域的应用。
通过Array技术,可以将多个相同或不同的芯片整合在一个系统中,从而形成功能更为复杂的集成电路。
这种方式不仅提高了系统的性能,同时也节省了空间和成本。
其次是在半导体领域的应用。
由于Array技术能够将多个芯片垂直堆叠在一起,从而得到更高的存储容量和速度。
这种方式在存储器领域得到了广泛应用,成为提高存储器性能的重要手段。
此外,Array工艺技术还在传感器领域有着重要的应用。
通过将多个传感器整合在一起,可以提高传感器的灵敏度和准确性。
这种方式在人脸识别、指纹识别和生物医学领域等都得到了广泛应用。
总之,Array工艺技术是一种具有高密度和高可靠性的芯片排列方式。
通过将多个芯片整合在一起,Array技术能够提高芯片的集成度和性能,从而广泛应用于集成电路、半导体和传感器等领域。
Array工艺流程讲解-
SD 工艺
⇒ 1SD Wet Etch ⇒ 1SD Dry Etch ⇒ 2SD Wet Etch ⇒ 2SD Dry Etch ⇒ 剥离
工艺评价方式:CD、 Taper、 CD Loss、PI、MM
2W2D 工艺, B4 工艺特点
2.3 Process flow – SD Layer
SD 工艺
Array工艺SD&Active层 Etch工艺步骤
2W2D 模式 1W1D 模式
1st Wet Etch • Wet Etch设备
1st Wet Etch • Wet Etch设备
Ashing&Active Etch
• Dry Etch设备
Ashing&Active Etch
• Dry Etch设备
Channel SD层 • Wet Etch设备
Channel SD 层 • Dry Etch设备
Sputter:Mo/Al/Mo 工艺评价方法:RS
工艺评价方法:CD(W目e标t Etch 值± 1μm)、重合精度工艺评价方式:CD,Taper (Spec: ± 1μm)
光
光
2.3 Process flow – SD Layer
SD 工艺
FGI成膜 ⇒ Multi 成膜 ⇒
SD 成膜 ⇒ 涂光刻胶 ⇒ 曝光 ⇒ 显影
SDT Mask
Pre Clean FGI Dep Multi Dep Pre Clean SD Dep SDT Mask 1st Wet Etch ACT/Ashing 2nd Wet Etch N+ Etch SDT Strip
PVX Mask
PVX Dep PVX Mask PVX Etch PVX Strip
Array工艺原理及工程检查-检查
Image computer
8bit AD Converter
Mouse Joystick
Machine controller
12
检查方法概略
①取得画像
例)
对Array基板全面扫描使用 Sensor进行取像
②画像处理 (比较)
例)
重复比较相邻画素图案
③获得缺陷情报
例)
Lot No Panel No 缺陷No X座標 Y座標 Size Mode等
A to D
Max Peak1 Peak2
15
Min
D工程后象素图形
16
D工程后短路缺陷
17
TN的Array检查流程
使用设备
Array检查装置(岛津)
激光切断装置(NEC)
检查目的
检查TN型产品画素图形是否良好 测定方式是根据TFT的正负电压的变换而产生的二次电子量 进行检出 之后可以对检出的短路不良进行修复 画素短路 激光切断
20
激光切断 (短路)
检查的基本原理
高能量电子束打在TFT 基板上
Data Signal
给TFT基板加电压 入射电子
Gate Signal
二次电子从ITO上出射
测量 ITO 电极上的二次 电子信号
TFT
e
ITO
e
二次电子
Signal in normal TFT itself
非正常电压为基板上有 缺陷
Array检查概要
1
内容:
Array检查流程 检查项目及使用装置
TN的G检 TN的D检 TN的A检 TN的显影后检查
2
ARRAY 检查流程
ARRAY制程
Glass
曝光
成膜
显影 蚀刻
剥膜
TFT等效电路
Gate线(栅 线/闸线/扫 描线) G(栅电 极或闸 极) Gate 有源层
a - Si
G(栅电极或闸极)
Gate
Data线 (信号线 /数据线)
=
Cs
储存电容
S(源电极) Source
D(漏电极) Drain
S(源电极)
Source
Clc D(漏电极) Drain
+ + + --+ +
+
+- +
+
+
++
-
-
-+
-+
+
-
+ -
GIN – N+a-Si (N plus层)
G电极给入高电平时: a-Si层中负离子向下偏移,由于总电荷为0, 一次正离子向上偏移, 使N plus中的负离子向下吸附,正离子向上 吸附。因此“开关”导通
GIN - a-Si (a-Si层)
等效电路
象素电极 (ITO)
Cs
IVO Confidential
Array制作的ITO(象素电极) 与Cell采购的CF(共通电极) 之间形成液晶电容。那么,CF 的Power是如何形成的呢?
CF
ITO
共通电极 液晶 象素电极
框胶
CF中的Power是如何给的
在Cell厂内,有一个步骤为 ODF,即为贴框胶。在框胶 内,加入了导电晶球(类似 于ACF),当CF Bonding 上去时,导电晶球被压破, 使CF和Common线导通。 因此CF中的Power是由 Common线提供的。
CVD工艺原理及设备介绍
Copyright BOE Technology Group
膜厚 3500±10%Å 500±10%Å 500±15%Å 1300±20%Å 500±20%Å 2500±10%Å
使用气体
中对glass进行preheating处理后传送到processchamber由13个shelf构成并通过各shelf对温度进行控制shelf电阻14ohms1216shelf内部为铜在外表面镀nibody为不锈钢124processchamberpecvd设备processchamber控制了在一个玻璃上的化学气相沉积过程的所有工序13rpsc系统pecvd设备在成膜过程中不仅会沉积到glass上而且会沉积到chamber的内壁因此需对chamber进行定期的dry清洗否则会对沉积进行污染pecvdpchamber内部清洗使用drycleaning方式把从外面形成的fchamber内并通过f与chamber内的film物质反应使其由固体变成气体14四processchamber内备件15processchamber内备件1diffuserfloatingdiffuserdiffuser使工艺气体和rf能量均匀地扩散进入processchamber
一、PECVD在ARRAY中担当的角色
ARRAY工艺构成
Copyright BOE Technology Group
二、PECVD基本原理及功能
1. CVD的介绍
一种利用化学反应方式,将反应物(气体)生成固态的产物,并 沉积在基片表面的薄膜沉积技术. 如可生成: 导体: W(钨)等; 半导体:Poly-Si(多晶硅), 非晶硅等; 绝缘体(介电材质): SiO2, Si3N4等.
TFT-LCD制造技术-Array工艺
05
Array工艺面临的挑战与解 决方案
工艺复杂度与良品率
挑战
TFT-LCD Array工艺涉及多个复杂步骤,如薄膜沉积、光刻、刻蚀等,每个步 骤都可能影响最终产品的良品率。
解决方案
采用先进的生产设备和工艺控制技术,提高工艺稳定性和重复性,减少缺陷和 不良品。
材料成本与供应链
挑战
TFT-LCD制造过程中使用的材料成本较高,且供应链管理难度大,容易受到外部 因素影响。
Array工艺的流程
清洗与涂覆
对玻璃基板进行清洗,并涂覆一层光刻胶 ,作为掩膜。
测试与修复
对TFT阵列进行测试和修复,确保每个像 素电极正常工作。
曝光与显影
通过曝光机将掩膜上的图形转移到光刻胶 上,然后进行显影,形成初步的TFT结构 。
去胶与剥离
去除光刻胶,并对TFT阵列进行剥离,得 到独立的TFT器件。
结论
Array工艺在该公司得到了成功应用, 为TFT-LCD制造技术的发展提供了有 益的参考。
某新型Array工艺的研究进展
研究背景 随着消费者对TFT-LCD显示产品 画质和性能要求的提高,新型 Array工艺的研究变得尤为重要。
结论 该研究为TFT-LCD制造技术的进 一步发展提供了理论支持和技术 储备。
03
清洗技术的选择和应用需要根据具体 工艺需求进行优化和调整,以确保基 板表面的清洁度。
04
Array工艺的发展趋势
高分辨率显示技术
4K和8K分辨率
随着消费者对高清晰度显示的需求增 加,TFT-LCD面板正朝着更高的分辨 率发展,如4K和8K。这需要更精细 的像素设计和更先进的制程技术来实 现。
窄边框设计
为了实现更薄的、无边框的显示器外 观,Array工艺需要进一步优化,以减 小边框宽度,提高屏占比。
CVD的原理与工艺PPT演示文稿
集成电路制造过程中,常需要在衬底上生长固体材料层; 若固体膜三维尺寸中,某一维尺寸(通常指厚度)远远小于另外 两维上的尺寸,称为薄膜,通常描述薄膜厚度的单位是埃。 薄膜淀积:任何在硅片衬底上物理沉淀聚积一层薄膜的工艺。
•1
薄膜特性
硅片加工中可接受的膜必须具备一定特性:台阶 覆盖能力、深宽比间隙填充能力、厚度均匀性、可 控化学剂量、膜纯度与密度、膜应力、电学特性与 粘附性等。
化学气相淀积
CVD:在反应室内,气态反应物经化学反应生成固态物 质并淀积在硅片表面的薄膜淀积技术; PVD:通过蒸发、电离或溅射等过程,产生固态粒子沉 积在硅片表面或继续与气体反应得到所需薄膜。
CVD的基本特征: 1、产生化学变化(化学反应或热分解); 2、膜中所有材料都来源于外部的源; 3、CVD工艺中反应物必须以气相形式参与反应;
膜纯度和密度:纯度和密度决定影响膜质量的化学元素或原 子的多少和膜层中针孔或空洞多少;
膜应力往往会导致硅片变形,造成膜的开裂与分层等;膜的 电特性和粘附性对器件可靠性和膜层质量有重要影响。
•4
薄膜生长步骤
膜淀积过程有三个不同阶段: 第一步,晶核的形成:成束的稳定小晶核; 第二步,聚集成束—岛生长:岛束沿随机方向生长; 第三步,形成连续的膜:岛束汇集并延伸铺展;
•8
CVD化学原理与步骤
原理:气相反应物中生长晶体的复相物理-化学过程 第一步:气体传输至淀积区域 第二步:膜先驱物的形成与输运 第三步:膜先驱物粘附与扩散 第四步:表面反应,导致膜淀积和副产物的形成
第五步:副产物的移除(表面和反应腔)
•9
CVD传输和反应步骤
•10
CVD反应控制要点
温度与反应速率的限制:温度升高,表面反应速度增加, 过程速率最慢环节决定整个淀积过程的速度。
Array制程及设备介绍
2.3.2 TN像素结构及制作工艺流程-Island Mask 2:SE (岛状半导体形成)
A
Source Drain α-Si
Gate
A
ITO CH Gate insulator
A’
A
A’
1. 成膜SiNx 2. 成膜后洗净 3. 成膜SiNx/a-Si/n+Si 4. 光阻涂布/曝光/显影 5. 蚀刻(DRY) 6. 光阻去除 7. 检查
2.4
像素形成的过程
3
Array面板重要指标
Pixel Matrix
TFT 特性
面板 特性
所有像素点阵保持一致的电特性和显示特性
电子迁移率Mobility 临界电压Vth 开关比Ion/Ioff
开口率: (1)TFT Size; (2) Line CD(Critical dimension) (3)Cst; (4) 上下基板对位误差;(5)Disclination of LC
低hillock(毛刺凸起) 低阻、barrier性能
Pixel RE
ITO
像素电极导电材料
4.1.2.1 PECVD
Plasma Enhanced Chemical Vapor Deposition
(等离子体增强型化学气相沉积)
利用等离子体辅助活化反应气体,降低反应温度,改善薄膜质量。
Process Gas
plasma assisted Chemical reaction
Thin Film
4
Array设备及工艺简介
Gate TFT
Pixel Cs
COM
B’ Data
Source Drain α-Si
Gate
A
Array工艺原理及工程检查-CVD
particles
膜厚
成膜速率 折射率 膜应力
面内分步 reactor间分布 batch 间分布 deposition rate refractive index compressive index tensile
H含有量
FT-IR HF刻蚀速率 wet etching rate sheet电阻 resistivity
Vgon和Vgoff是否依存 →array/cell的原因 问题调查,解决 QC的七道工具
不良表示确认
发生位置、sheet数、 lot数等生产情报
Sheet layout 确认
共通号检索
情报相关性→设 备/工艺的原因
图形是否异常
panel 解体
沟道刻入量测
SEM或断差测定仪
工艺日常管理项目
管理检查项目 检测设备 频度 颗粒增加量 颗粒检查装置 1回/日 膜厚 椭圆偏振光谱仪 清扫开机后
上图红色代表中心条件,非晶硅的厚度为300Å ,左边蓝色代表非 晶硅的厚度为0Å ,右边为600Å 。 实验结果表明:非晶硅的厚度增加,开态电流增加,但是光电流 也增加。
n+非晶硅
1.E-05 1.E-06 1.E-07 1.E-08 1.E-09
Vg(V)
REF/DARK REF/PHOTO n+Si 0Å /DARK n+Si 0Å /PHOTO
工程管理技术
工程管理 ●产品结果测试参数的管理: 薄膜厚度、异物 ●试作基板的运行状态管理 膜厚、颗粒水平 ●真空等设备的日常管理 Maintenance ●消耗部品的交换 ●设备的清洗 ●工艺控制设备的校正
工程管理项目
不良项目
图形破损(微观外观检查、自动外观检查装置)
array工艺流程
array工艺流程Array工艺流程是指将半导体芯片的电路结构通过一系列工艺步骤逐渐建立起来的过程。
通常包括晶圆加工、光刻、沉积、蚀刻、清洗等多个环节。
下面将详细介绍一下Array工艺流程的各个步骤及其重要性。
首先是晶圆加工。
晶圆加工是将制造芯片所需的电路结构在硅片上进行刻印和形成。
这一步骤的关键工艺是化学气相沉积(CVD)和物理气相沉积(PVD)。
CVD是通过化学反应将气体沉积到晶圆表面上,形成所需的结构;而PVD是通过物理方式将有用元素沉积到晶圆表面。
这两种工艺在晶圆加工过程中是非常重要的,能够实现对晶圆表面进行修饰和成型。
然后是光刻。
光刻是将芯片上所需的电路图案通过光刻胶印在晶圆上的过程。
光刻工艺中使用的设备主要有光刻机和掩膜。
光刻机利用光刻胶对晶圆进行曝光和显影,形成所需的图案。
掩膜则是一张覆盖在晶圆上的玻璃板,上面有了所需的电路图案,可以指导光刻机进行曝光。
光刻过程具有精度高、适应性强的特点,是芯片制造中非常重要的工艺步骤。
接下来是沉积。
沉积是将芯片上所需的金属或化合物材料沉积到晶圆上的过程。
沉积工艺中使用的设备主要有化学气相沉积设备和物理气相沉积设备。
化学气相沉积设备可以将金属气体或化合物气体沉积到晶圆上,形成所需的金属或化合物薄膜;物理气相沉积设备则是通过物理方法将金属或化合物材料沉积到晶圆上。
沉积工艺在芯片制造中起着非常重要的作用,可以实现对晶圆表面进行修饰和成型。
然后是蚀刻。
蚀刻是将晶圆上不需要的结构或物质通过化学或物理方法进行去除的过程。
蚀刻工艺中主要使用的设备有湿蚀刻设备和干蚀刻设备。
湿蚀刻设备是通过酸性或碱性溶液将晶圆上的杂质或不需要的结构腐蚀掉;干蚀刻设备则是利用高能粒子束将晶圆上的杂质或不需要的结构腐蚀掉。
蚀刻工艺能够实现对晶圆上的结构精确的控制和去除,是芯片制造中非常重要的一环。
最后是清洗。
清洗是将芯片制造过程中产生的杂质或污染物从晶圆上清除的过程。
清洗工艺中主要使用的设备有超纯水设备和化学清洗设备。
《教学分析》-Array工艺过程
二、 Clean工艺简介
Wet Cleaning Spray Shower Aqua-knife Shower Brush Cleaning
Ultra Sonic Mega Sonic bubble Jet Cleaning Detergent cleaning
Glass Backing
TargetPlate
Magnet Bar
共同板
TM 值 : Target-Magnet 间 距 离
TM 值 对 溅 射 的 影 响 非 常 大 , 而 随 着 Target的使用,Target会变薄,从而使TM 值变小,这时往往表现为Rs均匀性变差。 这就要求Magnet Bar随着Target的使用量 而进行相应的调整。刚换完靶材后,TM值 比较小,当靶材消耗到一定程度后,需要适 当调整TM值,从而改善Rs均匀性。
质量控制中的Rs和PI为经常测试项目,Thickness和Stress为非经常测试项目。
三、 Sputter工艺简介
溅射功率: 溅射功率主要由直流电源提供。针对不同的工艺可以设定不同的溅射功率。 镀膜的时候,采用恒功率溅射。一定时间内,如果溅射功率越大,沉膜效率 就越高。
溅射时间:一定功率时,若溅射时间越长,成膜厚度越厚。但是考虑到金属膜 溅射后的应力都比较大,因此溅射时间不宜太长。
PECVD 绝缘四膜、、有PE源CV膜D成膜机理 工艺简介
---成膜机理 (1) SiNX绝缘膜:通过SiH4与NH3混合气体作为反应气体, 辉光放电生成等离子体
在衬底上成膜。 (2) a-Si:H有源层膜:SiH4气体在反应室中通过辉光放电,经过一系列初级、次级反应,生
ARRAY工程简介
2
ARRAY制造流程图
SHANGHAI TIANMA MICRO-ELECTRONICS CO.,LTD.
3
TFT Array组成材料
SHANGHAI TIANMA MICRO-ELECTRONICS CO.,LTD.
4
TFT –GATE电极形成
SHANGHAI TIANMA MICRO-ELECTRONICS CO.,LTD.
SHANGHAI TIANMA MICRO-ELECTRONICS CO.,LTD.
26
TEST- Array laser repair
SHANGHAI TIANMA MICRO-ELECTRONICS CO.,LTD.
27
TEST- Array laser configuration
LASER OSCILLATOR
Array tester
Using instructions in the selected processing recipe, the pattern generator sends test signals to the probe frame. The illuminator is turned on, a bias voltage applied to the modulator and an image captured by the CCD camera. The image is sent to the image processing computer (IPPC) and panel flaws are identified and stored in the defect file by the Sun host computer.
SHANGHAI TIANMA MICRO-ELECTRONICS CO.,LTD.
CVD工艺原理及设备介绍解析
Copyright BOE Technology Group 具有较高的电导率,较低的电导激活能,较高的参杂效
率,形成微晶薄膜。
三、PECVD设备
Copyright BOE Technology Group
PECVD设备
1. Loadlock Chamber
真空状态的设备内部与外面的大气压间进行转换的Chamber,通过 Cassette向Loadlock Ch.传送时,首先使用N2气使其由真空转变为 大气压,传送结束后,使用Dry泵使其由大气压转变为真空,而且对沉 积完成的热的Glass进行冷却,为减少P/T(Particle)的产生,在进行 抽真空/Vent时使用Slow方式 基础真空:500mTorr以下 两个Loadlock Chamber公用一个Pump Loadlock Door是由两个气缸构成,完成两个方向的运动 升降台:由导轨和丝杠构成,通过直流步进电机进行驱动
PECVD基本原理及功能
4. PECVD 参数
RF Power :提供能量 真空度(与压力相关) 气体的种类和混合比 温度
Plasma的密度(通过Spacing来调节)
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PECVD基本原理及功能
5.PECVD 所做各层膜概要
辉光放电生成等离子体在衬底上成膜。
(2) a-Si:H有源层膜:SiH4气体在反应室中通过辉光放电,经过一
系列初级、次级反应,生成包括离子、子活性团等较复杂的反 应产物,最终生成a-Si:H薄膜沉积在衬底上,其中直接参与薄 膜 生长的主要是一些中性产物SiHn(n为0~ 3)
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Array CVD 工艺培训
XMTM
二、CVD原理介绍-PECVD
2.4 Plasma 成膜
作用 1 将反应物中的气体分子激活成活性离子,降低反应所需的温度
2 使用等离子体能量来产生并维持CVD反应
3 加速反应物在表面的扩散作用(表面迁移率),提高成膜速率
4 Plasma的离子轰击能够去除表面杂质,增强黏附性
5
反应室可用Plasma清洗对于基体及膜层表面具有溅射清洗作用,溅射掉那些结 合不牢的粒子,从而加强了形成的薄膜和基板的附着力
CVD 设备工艺介绍
24
XMTM
Gen. 7 TBD
AKT-25K Gen.6
AKT-15K Gen.5
AKT-10K Gen.5
AKT-5500 Gen.4.5
AKT-4300 Gen.3.5
AKT-3500 Gen.3
AKT-1600 Gen.2
AKT Company History
2 meter class 1500 x 1800
CVD 设备工艺介绍
19
XMTM
五大性能影响因素
影响因素五:Spacing
1、上下极板间距太大,会影响淀积速度,造成particle问题,严重影响成膜质量; 2、如果间距太小,从Show head出来的强气流直接喷到玻璃基板:
①强气流直接冲击玻璃基板,离子可能来不及淀积就被强气流带走,
就会降低成膜速率;
Process
Chamber
成膜腔
★ A
C E
B D
Transfer
Chamber
将玻璃从承载 腔传到反应腔
CVD 设备工艺介绍
Loadlock (x2)
1、在镀膜前将玻璃从大 气环境转换到真空环境 2、镀膜后主要作用降温
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特性要求
ε 高 电子迁移率高 空穴迁移率低 D-Cr形成欧姆接触 抗化学腐蚀性好
G-SiNx膜的膜质
膜质确认的必要性 ①品质维持 (抑制Vgon/Vgoff依存的表示不均) ②确认装置的状态(MFC/RF/真空计是否异常) ①G-SiNx膜的膜质一般由 Parameter SiH4・NH3决定。 ■SiH4流量 决定因素 (N2・H2对膜质的影响较 ■NH3流量 小,可以调节膜厚均一性。 ■N2流量 调整因素 ②Press・Spacing对膜厚均 ■H2流量 一性的影响较大。 ■RFパワー ③RF决定薄膜沉积速率。 Unif 的 調整 因素 ■Press (影响设备的生产节拍) ■Spacing
0.E+00 -2.E-07 -4.E-07 -6.E-07 -8.E-07 -1.E-06 -5 -3 -1 1 3 5 7 9
Vd (V)
成膜检查项目和目的
检查项目 particles 膜厚 成膜速率 折射率 薄膜应力 H含有量 HF 刻 蚀 速率 sheet 电 阻 薄膜种类 G-SiNx L/H-aO O O O O O O — O O — O O — — n+a-Si O O — O O — O PAO O O O O O O — 测定方法/ 评价目的 参考 设备 particles 检查装置 elipsomet er 平均膜厚 算出 elipsomet er flatness tester FT-IR etch 前厚 膜厚变化 sheet 抵 抗测定仪 装置性能 确认 装置性能 确认 装置性能 确认 薄膜质量 确认 薄膜质量 确认 薄膜质量 确认 薄膜质量 确认 薄膜质量 确认 合格率上 升 均一性好 产能向上 Si/N 大 →n大 基板的翘 曲量 缺陷 薄膜的致 密性 Doping 浓度
2m1m2 ( m1 m2 )
0.5 0.5 20 0.95
f
m1/m2 f 0.05 0.05
所以电子在碰撞种损失的能量最小,而粒子在碰撞种损失的能量较大。
CVD (Chemical Vapor Deposition )化学气相沉积
借由气体混合物发生的化学反应,包括利用热能、电浆 (Plasma)或紫外光照射等方式,在基板表面上(Substrate) 表面上沉积一层固态化合物的过程
重要观念
经由化学反应或热分解 薄膜的材料源由外加气体供给 制程反应物必须为气相的形式
分类
制程
APCVD
优点
反应器简单,沉 积快速低温 良好的纯度及均 匀性,较好的阶 梯覆盖性和产能
缺点
有微粒污染,阶梯覆盖 性不佳及低产能 高温、低沉积速率、需 真空系统且维护不易
应用
低温氧化层 高温氧化硅、氮 化硅、多晶硅
Rf power
SiH4---------SiH*+Si*+H* NH3---------N*+NH*+H*
Rf power
N*+Si*+H*-------SiNX+SiNHx+ hy Si*+H*---------Si+SiH+H2+hy WF6+H2-----W+HF, No PVD needed
Vgon和Vgoff是否依存 →array/cell的原因 问题调查,解决 QC的七道工具
不良表示确认
发生位置、sheet数、 lot数等生产情报
Sheet layout 确认
共通号检索
情报相关性→设 备/工艺的原因
图形是否异常
panel 解体
沟道刻入量测
SEM或断差测定仪
工艺日常管理项目
管理检查项目 检测设备 频度 颗粒增加量 颗粒检查装置 1回/日 膜厚 椭圆偏振光谱仪 清扫开机后
项目 Trap和Filter的交换 腔室清扫 频度 1回/150lot 1回/300lot
维护后检查项目:达到真空压力确认 颗粒检查 成膜检查
成膜检查规格
检查项目 颗粒检查 规格 M+L ≤ 30个/S S≤ 100个/S ±10 ±15 ±2 — SiNx:1.85-1.93 SiNx:600MPa a-Si:600MPa PA-SiNx:800MPa → SiNx:400±200 Å /min 以下 n+a-Si:200Ω•cm以下 备注 3um≤S<5um 5um≤M<10um 10um≤L<L 基板端不计 (max,min) 平均膜厚 膜层 键型 G-SiNx N-H Si-H a-Si Si-H Si=H n+a-Si Si-H Si=H H含有量atm/cm3 2.5-3.5E22 0.5-1.5E22 0.5-1.0E22 0.00-0.05E22 0.7-1.5E22 0.2-0.5E22
工程管理技术
工程管理 ●产品结果测试参数的管理: 薄膜厚度、异物 ●试作基板的运行状态管理 膜厚、颗粒水平 ●真空等设备的日常管理 Maintenance ●消耗部品的交换 ●设备的清洗 ●工艺控制设备的校正
工程管理项目
不良项目
图形破损(微观外观检查、自动外观检查装置)
成膜时存在异物→ 图形破损 → 断线 点缺陷
上图红色代表中心条件,非晶硅的厚度为300Å ,左边蓝色代表非 晶硅的厚度为0Å ,右边为600Å 。 实验结果表明:非晶硅的厚度增加,开态电流增加,但是光电流 也增加。
n+非晶硅
1.E-05 1.E-06 1.E-07 1.E-08 1.E-09
Vg(V)
REF/DARK REF/PHOTO n+Si 0Å /DARK n+Si 0Å /PHOTO
1.E-06 8.E-07 6.E-07 4.E-07 2.E-07
Ig (A)
n+Si 0Å /DARK REF/PHOTO n+Si 0Å /PHOTO REF/DARK
1.E-10 1.E-11 1.E-12 1.E-13 1.E-14 1.E-15 -30 -22 -14 -6 Id(A) Vd=10V 2 10 18
REF/DARK REF/PHOTO L-Si-600Å /DARK L-Si-600Å /PHOTO
Vg(V)
1.E-10 1.E-11 1.E-12 1.E-13 1.E-14 1.E-15 -30 -22 -14 -6 Id(A) Vd=10V 2 10 18
Vg(V)
1.E-10 1.E-11 1.E-12 1.E-13 1.E-14 1.E-15 -30 S1的接触孔采用DE进行刻蚀,不存在刻蚀速率的问题。膜厚均一性是管理重点, 较高的N-H/Si-H比率也是期望的
a-Si
1.E-05 1.E-06 1.E-07 1.E-08 1.E-09
REF/DARK REF/PHOTO L-Si-0Å /DARK L-Si-0Å /PHOTO
1.E-05 1.E-06 1.E-07 1.E-08 1.E-09
工艺维护
必要性:成膜时在电极和内壁也会堆积生成物,应力过 大时会剥离产生颗粒,所以每次成膜后必须清洗掉生成 物,抑制颗粒发生。 方法:NF3+e- → NF2+FF-+e- → F +2e 频度:每次成膜后都进行Cleaning
工艺维护
定期维护项目:LL清扫、腔室开放清扫 定期维护频度:
Rf power
成膜基础
在多层膜成膜工艺中最重要的是薄膜间的界面处理,通常采 用过渡层的思想来解决。比如,TFT中a Si和金属Cr的接触 势垒较大,所以引入n+层降低接触电阻。同样G-Mo/Al采用 两层金属结构,也是因为Mo和ITO的接触电阻很小。非晶硅 采用低速/高速结构也是利用低速非晶硅的电子迁移率较高。 在沉积非晶硅前通常对衬底用H2等离子体处理的目的也是在 衬底上预沉积一层H原子,增大Si原子和衬底的浸润性。另 外,界面也是缺陷和杂质离子容易聚集的地方,所以经常需 要对界面进行等离子处理。 影响薄膜质量的影响因素很多,而且薄膜属于非晶材料,所 以结果可能偏离理论知识。所以通用的做法是以实验为基础。 所以多水平实验和正交实验法是常用的方法。所以要在实验 的基础上,以理论知识为指导,不断总结规律。
particles
膜厚
成膜速率 折射率 膜应力
面内分步 reactor间分布 batch 间分布 deposition rate refractive index compressive index tensile
H含有量
FT-IR HF刻蚀速率 wet etching rate sheet电阻 resistivity
Gas In
Glass Substrate Shower head
To Pump
Deposition: SiN, Si, SiO2, etc.
Adjustable
Plasma Cleaning: NF3 N2 + F F + Si SiF4
Gas dissociation and combination
PCVD适用工程
Vg=off
2000 3000 300 2000 3000 1000 2000 1200
Vsd=0 D
S Vg=on S Vg=on Vsd >0 S Vsd=0
D
D
PCVD适用工程
PCVD工程 Thickness(Å ) 作用 G-SiNx 3000 开关 L-a Si 300 电子沟道 H-a Si 1700 降低光电流 n+ a Si 300 信号线性传输 PA-SiNx 2000 保护
膜厚分布异常(宏观外观检查、断差测定仪测量)
膜层 G-SiNx a-Si/n+a-Si 作用因子 电容 耐压 方向性 偏厚 项目 Tr特性 低下 储存电容 减少 绝缘耐压 上升 Tr特性 低下 偏薄 上升 增大 低下 上升 不良区分 表示不均、异常 表示不均、异常 层间短路 表示不均、异常