时钟缓冲器基础知识---文本资料

时钟缓冲器基础知识

时钟是所有电子产品的基本构建块今天。用于在同步数字系统中的每个数据过渡，有一个时钟，用于控制的寄存器中。大多数系统使用晶体，频率时序发生器（FTGS ），或廉价的陶瓷谐振器来产生精确的时钟同步的系统。此外，时钟缓冲器被用来创建多个副本，乘，除时钟频率，甚至移动时钟边沿向前或向后的时间。许多时钟缓冲解决方案已经创造了超过过去几年，以解决当今高速逻辑系统所需的许多挑战。其中一些挑战包括：高工作频率和输出频率，传播延迟从输入到输出，输出到输出歪斜引脚之间，周期tocycle和长期抖动，扩频，输出驱动强度，I / O电压标准和冗余。因为钟表是最快的信号系统，通常最重的负载下，特别考虑必须在创建时钟树时发出。在这一章中，我们列出了非PLL和基于PLL的缓冲区的基本功能，并显示这些设备如何被用来解决高速逻辑设计挑战。

在当今的典型的同步设计中，通常需要多个时钟信号，以驱动各种组件。创建副本的所需数目的时钟树的构建。树开始于一个时钟源，例如振荡器或外部信号并驱动一个或多个缓冲器。缓冲器的数量通常是依赖于目标设备的数目和位置。

在过去几年里，通用逻辑组件被用来作为时钟缓冲器。这些是足够的时间，但他们做一点维持时钟的信号完整性。事实上，它们实际上是一个不利的电路。随着时钟树中的速度和时序容限降低增加，传播延迟和输出歪斜变得越来越重要。在接下来的几节中，我们讨论了旧设备，为什么他们却不足以应付当今的设计需求。与现代缓冲区相关的常见术语的定义如下。最后，我们解决了现代时钟缓冲器的属性具有和不具有PLL。经常被用作时钟源的FTG是一种特殊类型的PLL时钟缓冲器。

◆早期的缓冲器

一种时钟缓冲器是一种装置，其输出波形随输入波形。输入信号传播通过该设备并重新驱动输出缓冲器。因此，这种装置具有与它们相关联的传播延迟。此外，由于通过每个输入输出路径上的设备的传播延迟之间的差异，将歪斜的输出之间存在。一类非PLL时钟缓冲器的一个例子是74F244 ，可从几个制造商。这些设备已经面世多年，是适用于设计中的频率分别为20MHz以下。设计师时钟和风扇出来，只会令到在电路卡上的多个同步设备。有了这些缓慢的频率和相关的上升时间，设计师们适当的利润，用以满足建立和保持时间的同步接口。然而，这些缓冲区是不是最佳的为今天的高速时钟要求。该74F244患有长传播延迟（3 〜5 ns）和长输出到输出偏斜延迟。基于非PLL时钟缓冲器在最近几年有所改善，并使用更先进的I / O设计技术来提高输出至输出偏斜。随着时钟周期越短，在时钟分配系统的不确定性或歪斜变得更加的一个因素。由于时钟用于驱动处理器和同步系统部件之间的数据传输，时钟分配系统是系统设计的一个重要组成部分。时钟分配系统的设计，不采取歪斜考虑可能会导致系统性能下降和可靠性。

◆时钟偏差

歪斜是在指定发生在同一时间的两个信号的到达时间的变化。歪斜是由驱动装置和变异引起的电路板走线布局变化的电路板延时器的输出歪斜。由于时钟信号驱动系统的许多部件，并且因为所有这些组件应该正好在同一时间，以进行同步接收的时钟信号，在时钟信号的其目的地的到达的任何变化将直接影响系统的性能。歪斜通过改变时钟边沿的到来将直接影响系统的利润。因为在同步系统中的元素所需要的时钟信号，以在同一时间到达时，时钟偏差减小其内的信息，可以通过从一个装置到下一个循环时间。

随着系统速度的提高，时钟偏差的总周期时间的比例越来越大。当循环次数分别为50纳秒，时钟歪斜很少是设计重点。即使是歪斜的周期时间20 ％，它不会引起任何问题。作为循环次数下降到15ns少，时钟偏差，需要不断增加的设计资源的量。现在，通常情况下，这些高速系统中只能有10 ％专门用于时钟偏移的时序预算的，所以很明显，它必须减少。

有两种类型的时钟偏差的影响系统性能。时钟驱动器会导致固有偏差和所述印刷电路板

（PCB）的布局和设计被称为外源性歪斜。外在歪斜和布局程序时钟树将在本书后面讨论。的时间，由于歪斜的变化被定义为以下等式：

tSKEW_INTRINSIC =设备引起的偏移

tSKEW_EXTRINSIC = PCB +布局+工作环境诱导斜

t偏斜= tSKEW_INTRINSIC + tSKEW_EXTRINSIC

固有的时钟偏差是造成其本身的时钟驱动器或缓冲器偏移的量。电路板布局或任何其他设计问题，除了表示对时钟驱动器数据表中的规格不引起内在的歪斜。

◆输出偏斜

输出偏斜（TSK ）也称为引脚到引脚歪斜。输出偏移是在相同的转换相同的设备上的任何两个输出端的延迟之间的差异。联合电子设备工程委员会（JEDEC ）的输出歪斜定义为与连接在一起的所有驾驶输入和输出的开关在同一方向驾驶时相同的指定负载一台设备的指定输出之间的偏差。图2.2和2.3显示一个时钟缓冲器与普通输入，通过Co1_n CIN驾驶输出Co1_1 。输出的上升沿之间的最大绝对差值将被指定为输出歪斜。在今天的高性能时钟缓冲器典型的输出歪斜大约是200皮秒（ps）的。

◆输入阈值的变化

之后，低偏移时钟信号已分发，时钟接收器必须接受时钟输入以最小的变化。如果接收机的输入端阈值电平是不均匀的，该时钟接收器将响应于时钟信号在不同的时间产生的时钟偏差。如果一个负载装置有一个1.2伏的阈值和另一个负载装置具有1.7伏的阈值和上升沿速率为1V/ns的，将会有500 ps的歪斜所引起的在该基础上，负载装置的开关点输入信号。大多数制造商为中心的设备的输入阈值电平接近1.5伏的标称（TTL ）输入设备。该输入阈值会略有不同，从生产厂家尤其是条件（如电压和温度）的变化。将TTL规格的输入阈值电平是保证逻辑高时，输入电压高于2.0伏和逻辑低时，输入电压电平低于0.8伏。

这使得一个1.2伏的窗口过电压和温度。用互补金属氧化物半导体（CMOS）元件轨道摆动的输入有VCC / 2或大约2.5伏，这是比TTL电平高得多的一个典型的输入阈值。如果阈值电平是不均匀的，时钟偏移会因为这些变化的部件之间发展。还有很多已经出现，并提供时钟，以不同的子系统时，都必须考虑I / O标准。表2.1列出下面列出的更普遍的标准随着输入阈值电压。

◆非PLL的时钟驱动器

有现代时钟驱动器架构的两种主要类型：缓冲型器件（非PLL）和一个反馈型器件（PLL）。在缓冲式（非PLL）时钟驱动时，输入波传播通过该装置，并“重新驱动”通过输出缓冲器。此输出信号直接地跟随输入信号，并具有传播延迟（TPD），取值范围是5纳秒到15纳秒。这些设备从缓冲器以往不同，如在它们是专为时钟信号而设计的74F244 。在74F244 ，有八个输入和8路输出。要创建一个到八个缓冲区，所有八个输入连接在一起。这会导致过量的负荷在对驱动信号的输入。一到八个时钟缓冲器只有一个输入，因此只有一个负载。输出上升和下降时间也难分伯仲，因此不利于占空比误差。他们改进的I / O结构，引脚到引脚歪斜保持在最低限度。

该设备的输出歪斜，如果它不是数据表上列出的，可以通过减去从最大传播延迟最小传播延迟来计算。

在图2.5所示的10纳秒的tPD时钟驱动器的延迟不考虑影响的电路板布局和设计。这些类型的设备是极好的缓冲源信号，例如振荡器，其输出相位并不需要匹配输入。各种各样的基于非PLL缓冲器可在当今市场上，通常范围从少到4路输出，多则30 。有些设备还包括可配置的I / O和内部寄存器来划分的输出频率。

中最高性能的非今天的PLL基于低电压CMOS （LVCMOS ）时钟缓冲器可为B9940L 。该B9940L是有能力的低电压时钟分配缓冲区选择的差动LVPECL或LVCMOS / LVTTL的