十进制加法计数器xilinx抓图

[例5.6.1] 十进制计数器的VHDL描述（sw向上是0(on)；灯亮为0 ）LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
entity count10 is
PORT (cp,r:IN S TD_LOGIC;
q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0) );
end count10;
ARCHITECTURE Behavioral OF count10 IS
SIGNAL count:STD_LOGIC_VECTOR(3 DOWNTO 0) ;
BEGIN
PROCESS (cp,r)
BEGIN
if r='0' then count<="0000";
elsiF cp'EVENT AND cp='1' THEN
if count="1001" THEN
count <="0000";
ELSE count <= count +1;
END IF;
end if;
END PROCESS;
q<= count;
end Behavioral;
[例5.6.1] 十进制计数器的VHDL描述（sw向上是1；灯亮为1）library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
entity count10 is
PORT (cp,r:IN S TD_LOGIC;
q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0) );
end count10;
ARCHITECTURE Behavioral OF count10 IS
SIGNAL count:STD_LOGIC_VECTOR(3 DOWNTO 0) ;
BEGIN
PROCESS (cp,r)
BEGIN
if r='1' then count<="0000";
elsiF cp'EVENT AND cp='1' THEN
if count="1001" THEN
count <="0000";
ELSE count <= count +1;
END IF;
end if;
END PROCESS;
q<=not count;
end Behavioral;
（一）建立工程。

File——〉New Project；Project Name：工程名（例：count10）; Project Location：工程保存的位置（例：F：0603060x\count10）；next——>……——>next直至finish。

（二）调试程序。

右击xc95108-15pc84，选New Source，再选VHDL Module后，填加文件名（例：File name：v1）——〉next( Port Name中随便填A)——〉finish
写入程序，保存程序
双击Implement Design（或右键Run），运行程序，调试成功显示如下
（三）波形仿真。

回到vi.vhd界面，右键点击v1 - Behavioral（v1.vhd）,选New Source——〉Test Bench WaveForm——〉File Name：t1( 测试波形文件名t1),next(连接v1) ——next〉——〉finish
左侧Sources for 栏内选择Behavioral Simulation，选择t1 ，打开Processes下的Xilinx ISE Simulator如图
点击Simulate Behavioral Model（或右键RUN）运行仿真波形，如下（负逻辑）
（四）引脚锁定与下载
左上侧Source for选项中选择Synthesis/Implementation，左下侧Processes——〉User Constraints——〉Assign Package Pins 分配引脚：Cp-key1,r-sw1,q3-L1,q2-L2,q1-L3,q0-L4。

点击保存，OK。

回到ISE ：Processes——〉Implement Design——〉Optional Implementation Tools——〉双击Lock Pins锁定引脚
Processes——〉Implement Design——〉双击Generate Programming File——〉Configure Device（iMPACT），默认JTAG，finishi，v1.jed ——〉Open
右键点绿——〉Progaram——〉OK，结束下载。

（调试时sw向上是1；灯亮为1）。