分立锁相环设计与验证
锁相环设计
锁相环测量简述一、锁相环路的基本工作原理锁相环路是一个相位反馈自动控制系统。
它由以下三个基本部件组成：鉴相器（PD）、环路滤波器（LPF）和压控振荡器（VCO）。
其组成方框图如下所示。
锁相环路的基本方框图锁相环可用来实现输出和输入两个信号之间的相位同步。
当没有基准（参考）输入信号时，环路滤波器的输出为零（或为某一固定值）。
这时，压控振荡器按其固有频率fv进行自由振荡。
当有频率为fR的参考信号输入时，uR 和uv同时加到鉴相器进行鉴相。
如果fR和fv相差不大，鉴相器对uR和uv进行鉴相的结果，输出一个与uR和uv的相位差成正比的误差电压ud，再经过环路滤波器滤去ud中的高频成分，输出一个控制电压uc，uc将使压控振荡器的频率fv（和相位）发生变化，朝着参考输入信号的频率靠拢，最后使fv= fR，环路锁定。
环路一旦进入锁定状态后，压控振荡器的输出信号与环路的输入信号（参考信号）之间只有一个固定的稳态相位差，而没有频差存在。
环路的锁定状态是对输入信号的频率和相位不变而言的，若环路输入的是频率和相位不断变化的信号，而且环路能使压控振荡器的频率和相位不断地跟踪输入信号的频率和相位变化，则这时环路所处的状态称为跟踪状态。
锁相环路在锁定后，不仅能使输出信号频率与输入信号频率严格同步，而且还具有频率跟踪特性，所以它在电子技术的各个领域中都有着广泛的应用。
二、环路部件的测量I.鉴相器特性的测量鉴相器的主要性能可用鉴相特性曲线和鉴相灵敏度来表示。
鉴相特性曲线是表示鉴相器的输出电压Vd与两个输入比相信号之间相位差θe的关系曲线，其测量方法如右图所示，在测量精度要求不高的情况下，可用双踪示波器来代替相位计。
测得鉴相特性曲线之后，则根据的定义，可从Vd～θe曲线上求得鉴相灵敏度K.II.压控振荡器特性的测量压控振荡器的特性可用压控特性曲线和压控灵敏度来表示。
压控特性曲线是表示压控振荡器的输出频率fv与控制电压Vv之间的关系曲线。
锁相环鉴频
中南大学Central South University 通信电子线路课程设计报告题目：锁相环鉴频班级：通信0905学号：0909093412姓名：卢凯指导老师：彭春华目录一、需求分析-------------------------------------------------2二、电路设计与原理分析--------------------------------- 21、锁相环----------------------------------------------------22、混频电路-------------------------------------------------33、鉴频电路-------------------------------------------------44、滤波电路-------------------------------------------------5三、结果与分析----------------------------------------------6四、参考文献-------------------------------------------------11五、附录（电路图）----------------------------------------13一、需求分析FM 解调器设计设计要求：用锁相环芯片设计一个FM 解调电路，输入FM 信号为中心频率为10.7MHz 、调制信号为1KHz 、中频频率为455 KHz 。
对于传统的调频信号，高频有利于进行无线发射，但在实际电路中对与高频小信号的处理比较复杂，因此一般首先转换为中频，然后利用中频放大器进行信号放大并做进一步处理，实际中一般采用460KHZ 作用的中频频率，在该设计中要求使用455KHZ ，因此可知，电路中将有频谱线性搬移模块（混频）、鉴频模块、一级滤波模块。
锁相环电路设计
锁相环电路设计
锁相环电路是一种常用的电路，可以将输入信号与参考信号同步，使得输出信号与参考信号保持相位一致，从而实现信号的稳定调制和解调。
锁相环电路广泛应用于通信、雷达、测量等领域。
锁相环电路的基本原理是利用反馈控制的方式，将输入信号与参考信号的相位差控制在固定范围内。
锁相环电路由相位检测器、环路滤波器、控制电压源和振荡器等组成。
相位检测器是锁相环电路中最关键的部分，它的作用是检测输入信号与参考信号的相位差，并将相位差转换成控制电压。
常见的相位检测器有边沿触发型、比较型、旋转型等。
环路滤波器的作用是平滑控制电压，使得控制电压稳定地作用于振荡器。
常见的环路滤波器有低通滤波器、高通滤波器、带通滤波器等。
控制电压源是实现锁相环电路闭环控制的关键部分，它通过反馈控制方式来调整振荡器的频率和相位，使得振荡器的输出信号与参考信号保持同步。
常见的控制电压源有电容调谐型、电感调谐型、数字控制型等。
振荡器是锁相环电路中产生输出信号的部分，它的稳定性直接影响锁相环电路的性能。
常见的振荡器有晶体振荡器、LC振荡器、压控
振荡器等。
在设计锁相环电路时，需要根据具体的应用场景选择合适的元器件和参数，以保证锁相环电路的稳定性和可靠性。
同时，还需要对电路进行仿真和调试，以达到最佳的性能和效果。
锁相环电路是一种常用的电路，可以实现输入信号与参考信号的同步，广泛应用于通信、雷达、测量等领域。
锁相环电路的设计需要考虑多个因素，包括相位检测器、环路滤波器、控制电压源和振荡器等，同时需要进行仿真和调试，以达到最佳的性能和效果。
adisimpll锁相环设计过程
adisimpll锁相环设计过程锁相环（Phase-Locked Loop，PLL）是一种常用于时钟和信号恢复的电子电路。
它可以将输入信号的频率、相位和幅度与参考信号进行比较，然后通过调整其内部振荡器的频率和相位来保持与参考信号的同步。
在现代电子系统中，锁相环已成为许多应用的核心部件，例如通信系统、数据转换和数字信号处理等。
锁相环的设计过程通常包括以下几个主要步骤：1.确定锁相环的规格要求：首先需要确定系统的特定需求，包括输入和输出信号的频率范围、带宽、相位噪声要求以及抖动限制等。
这些规格要求将直接影响锁相环的设计参数和性能。
2.选择合适的锁相环架构：根据系统的特定需求，选择适合的锁相环架构。
常见的锁相环架构包括基于电压控制振荡器（Voltage-Controlled Oscillator，VCO）的基本锁相环、带自由运行振荡器（Free-Running Oscillator）的环-环（Ring-Oscillator）锁相环和数字控制振荡器（Digital-Controlled Oscillator，DCO）的混合锁相环等。
3.设计相位频率检测器：锁相环中的相位频率检测器（Phase-Frequency Detector，PFD）用于比较参考信号和反馈信号的相位和频率差异，并将其转化为控制信号。
常见的PFD电路包括EXOR门和带有多频偏的PFD等。
4.设计环路滤波器：设计环路滤波器用于平稳化锁相环的控制信号。
环路滤波器通常采用低通滤波器结构，能够滤除高频噪声和不稳定性。
5.设计振荡器：根据系统的频率范围和性能要求，设计合适的振荡器。
常见的VCO设计包括压控晶体振荡器（Voltage-Controlled Crystal Oscillator，VCXO）和频率可调振荡器（Voltage-Controlled Oscillator，VCO）。
6.设计控制电路：根据锁相环的设计需求，设计合适的控制电路。
分频锁相源设计和调试方法ppt课件
采用1/4波长短路介质谐振器的电调振荡器
用于CAD的电原理图
相位噪声曲线
电源对VCO的相位噪声有很大的影响，因此必须采取好的 滤波措施。下面是采用电感滤波的一个例子。
有源电源滤波器
当供电电压高于VCO要求的电压时，可采用的有源滤 波电路。
.电调斜率对VCO的相位噪声影响很大，下图是Synergy公 司给出的曲线。
•环路滤波器：
当采用电压输出鉴相器时，多采用下列形式。
当采用电流输出型鉴相器时，多采用下列形式的环 路滤波器：
计算公式如下：
• 环路带宽的选取原则 ： 1.在环路总增益足够的条件下，根据晶振 和VCO的相位噪声，来选取环路带宽。 2.应小于或等于1/10比相频率。 3.当环路总增益较小时，根据环路总增益 选取。 4.对跳频时间有要求时，要从锁定时间来 选取带宽。 • 辅助滤波器：用来减小比相信号的泄漏， 要求其截止频率比环路自然频率高5-10倍 左右，以减小对环路特性的影响。
直接数字频率合成器（DDS)
DDS是根据正弦函数的产生，从相位出发，用不同的 相位，给出不同的电压幅度，最后滤波平滑输出需要ห้องสมุดไป่ตู้ 频率信号。其原理图如下：
系统的相位噪声主要取决于参考时钟振荡器。产生的频 率分辨率可达到0.001Hz（取决于相位累加器的位数N)； 频率转换时间可小于100ns。 其最高可产生的频率理论上为参考频率的二分之一，实 际上为减小输出的杂散信号电平，将低于该值。
•电调振荡器
采用双极晶体管或场效应管的振荡 器，作为反馈型振荡器分析时，可 归结为下列基本形式：
• 电容三点式振荡电路中，反馈的大小由 C2/C1决定，经验值为取1/2到 1/8较适宜。 • 这个电路的改进型为在电感上串联一个 小电容，这个电容值远小于另外两个电 容值，振荡频率主要由这个电容和电感 来决定，频率稳定度得到了提高，但在 高端不易起振。 • 在电感上再并联一个电容，成为了西勒 振荡电路,可改善高端的起振问题。
锁相环的关键指标
锁相环的关键指标一、引言锁相环（Phase-Locked Loop，简称PLL）是一种常用的电子控制系统，用于在输入信号和参考信号之间建立相位关系。
它在通信、数据转换和时钟同步等领域有着广泛的应用。
在设计和评估锁相环时，需要考虑一些关键指标，以确保其性能和稳定性。
本文将就锁相环的关键指标展开讨论。
二、锁相环的基本原理在了解锁相环的关键指标之前，我们先来简要了解一下锁相环的基本原理。
锁相环由相位比较器、低通滤波器、电压控制振荡器和分频器等组成。
其工作原理是通过不断调整电压控制振荡器的频率，使得相位比较器输出的误差信号趋近于零。
这样，输入信号和参考信号之间就能够建立起稳定的相位关系。
三、锁相环的关键指标锁相环的性能和稳定性受多个指标的影响。
下面将分别介绍这些指标。
3.1 带宽锁相环的带宽是指其输出相位响应的频率范围。
带宽越宽，锁相环对频率变化的响应越快。
通常情况下，带宽越宽，锁相环的性能越好。
但同时也需要考虑到带宽过宽可能导致噪声增加和稳定性下降的问题。
3.2 相位噪声相位噪声是指锁相环输出信号的相位随时间变化的不稳定性。
相位噪声越小，锁相环的性能越好。
相位噪声可以通过频域分析来评估，常用的评估指标包括相位噪声密度和积分相位噪声。
3.3 锁定时间锁定时间是指锁相环从初始状态到稳定状态所需的时间。
锁定时间越短，锁相环的性能越好。
锁定时间受到带宽和相位噪声等因素的影响。
3.4 抖动抖动是指锁相环输出信号的瞬时频率偏离其平均频率的程度。
抖动越小，锁相环的性能越好。
抖动可以通过时域分析来评估，常用的评估指标包括峰峰值抖动和均方根抖动。
3.5 稳定性锁相环的稳定性是指其输出信号在长时间内保持稳定的能力。
稳定性受到带宽、相位噪声和抖动等因素的影响。
稳定性可以通过频域和时域分析来评估。
四、评估锁相环的关键指标为了评估锁相环的关键指标，可以采取以下步骤：1.设计合适的测试电路，包括输入信号源和参考信号源。
2.使用合适的测量设备，如频谱分析仪、示波器和时钟分析仪等，对锁相环的输出信号进行测量。
锁相环PLL设计调试小结
锁相环设计调试小结一、系统框图二、锁相环基础知识及所用芯片资料（摘录）（一）、并行输入 PLL （锁相环）频率合成器MC145152-2MC145152 是 MOTOROLA 公司生产的大规模集成电路，它是一块采用并行码输入方式设定，由16根并行输入数据编程的双模 CMOS-LSI 锁相环频率合成器，其内部组成框图如图 3-32-3 所示。
N 和 A 计数器需要 16 条并联输入线，而 R 计数器则需要三条输入线。
该芯片内含参考频率振荡器，可供用户选择的参考频率分频器（12X8 ROM 参考译码器和12BIT ÷R 计数器组成的参考频率fr ），双端输出相位检测器，逻辑控制，10比特可编程序的÷N(N=3~1023) 计数器和 6比特可编程的÷A(A=3~63)计数器和锁定检测部分.10比特 ÷ N 计数器，6 比特÷ A 计数器，模拟控制逻辑和外接双模前置分频器(÷P /÷P +1)组成吞食脉冲程序分频器，吞脉冲程序分频器的总分频比为：N T =P*N+A 。
MC145152 的功能：* 借助于 CMOS 技术而取得的低功耗。
* 电源电压范围 3~9V 。
* 锁相检测信号。
* 在片或离片参考振荡器工作。
* 双模并行编程。
* N 范围 =3~1023,A 范围 =0~63。
*用户可选的 8 个 R 值：8 ，64 ， 128 ， 256 ， 512 ， 1024 ， 1160 ，2048． * 芯片复杂度——8000 个场效应管或 2000 个等效门。
鉴相器MC145152 环路滤波器 LPF压控振荡器 MC1648分频器MC12017频率输出引脚说明：N0-N9 （11-20 ）：÷ N 计数器的编程输入端。
当÷ N 计数器的计数为0 时，这N个输入供给预置÷ N 计数器的数据。
N0 为最低位，N9 为最高位。
锁相环电路设计
锁相环电路设计锁相环电路是一种常见的电路设计，它可以用于频率合成、时钟恢复、数字信号处理等领域。
锁相环电路的基本原理是通过比较输入信号和参考信号的相位差，控制输出信号的频率和相位，使其与参考信号同步。
本文将介绍锁相环电路的基本原理、设计流程和应用。
一、锁相环电路的基本原理锁相环电路由相位检测器、环路滤波器、控制电压源和振荡器四部分组成。
其中，相位检测器用于检测输入信号和参考信号的相位差，环路滤波器用于滤波和放大控制电压，控制电压源用于产生控制电压，振荡器用于产生输出信号。
锁相环电路的工作原理如下：首先，输入信号和参考信号经过相位检测器比较，得到相位差。
然后，相位差经过环路滤波器滤波和放大，产生控制电压。
控制电压作用于振荡器，调整其频率和相位，使其与参考信号同步。
最后，输出信号经过除频器输出所需频率。
二、锁相环电路的设计流程锁相环电路的设计流程包括以下几个步骤：1. 确定输入信号和参考信号的频率范围和精度要求。
2. 选择合适的相位检测器和环路滤波器，根据输入信号和参考信号的特性确定其参数。
3. 选择合适的振荡器，根据输出信号的频率和精度要求确定其参数。
4. 设计控制电压源，根据环路滤波器的特性确定其参数。
5. 进行仿真和实验验证，调整参数，优化电路性能。
三、锁相环电路的应用锁相环电路广泛应用于频率合成、时钟恢复、数字信号处理等领域。
以下是几个典型的应用案例：1. 频率合成器：锁相环电路可以将参考信号的频率倍频或分频，产生所需的输出频率。
2. 时钟恢复器：锁相环电路可以从输入信号中恢复时钟信号，用于数字通信系统中的时钟同步。
3. 数字信号处理：锁相环电路可以用于数字信号的相位同步和频率同步，提高信号质量和可靠性。
四、总结锁相环电路是一种常见的电路设计，其基本原理是通过比较输入信号和参考信号的相位差，控制输出信号的频率和相位，使其与参考信号同步。
锁相环电路的设计流程包括确定输入信号和参考信号的特性、选择合适的电路元件、仿真和实验验证等步骤。
锁相环的研究与设计——用于DSP芯片时钟发生器的开题报告
锁相环的研究与设计——用于DSP芯片时钟发生器
的开题报告
一、研究背景
随着现代数字信号处理技术的日益成熟，数字信号处理（DSP）芯片在通信、音视频处理、图像处理等领域得到了广泛应用。
因为DSP芯片需要精确的时钟信号来同步各个模块之间的数据传输，常用的时钟发生器是基于晶振的，然而晶振的频率稳定性和精度难以满足高精度时钟信号的要求。
锁相环（PLL）是一种常用的时钟发生器，用于将一个参考时钟信号锁定到设定频率的输出时钟信号。
锁相环可以提供相对于晶振更高的频率稳定性和精度，适用于DSP芯片的时钟信号发生器。
二、研究内容
本论文将重点研究锁相环的理论原理与设计方法，并将其应用于DSP芯片的时钟发生器中。
主要研究内容包括：
1. 锁相环的基本结构和原理。
重点分析锁相环中的相位检测器、环路滤波器和控制电路等核心组成部分，并探讨其作用和影响因素。
2. 锁相环的设计方法。
基于理论分析和电路实现，设计一种高性能的锁相环，包括参数选取、电路布局和仿真验证等环节。
3. DSP芯片时钟发生器的整体设计。
将锁相环与其他电路模块相结合，构建一个完整的DSP芯片时钟发生器，并对其进行整体性能测试与验证。
三、研究意义
本论文的研究结果可以为DSP芯片时钟发生器的设计与制造提供参考，并为相关领域的进一步研究提供理论基础和实践经验。
同时，本研究探讨的锁相环设计方法可适用于其他电子设备中时钟发生器的设计与制造，具有一定的普适性和推广价值。
锁相环的基本原理和模型
1.锁相环的基本原理和模型在并网逆变器系统中，控制器的信号需要与电网电压的信号同步，锁相环通过检测电网电压相位与输出信号相位之差，并形成反馈控制系统来消除误差，达到跟踪电网电压相位和频率的目的。
一个基本的锁相环结构如图1-1所示，主要包括鉴相器，环路滤波器，压控振荡器三个部分。
图1-1 基本锁相环结构鉴相器的主要功能是实现锁相环输出与输入的相位差检测；环路滤波器的主要作用应该是建立输入与输出的动态响应特性，滤波作用是其次；压控振荡器所产生的所需要频率和相位信息。
PLL 的每个部分都是非线性的，但是这样不便于分析设计。
因此可以用近似的线性特性来表示PLL 的控制模型。
鉴相器传递函数为：)(Xo Xi Kd Vd -=压控振荡器可以等效为一个积分环节，因此其传递函数为：SKo 由于可以采用各种类型不同的滤波器（下文将会讲述），这里仅用)(s F 来表示滤波器的传递函数。
综合以上各个传递函数，我们可以得到，PLL 的开环传递函数，闭环传递函数和误差传递函数分别如下：S s F K K s G d o op )()(=，)()()(s F K K S s F K K s G d o d o cl +=，)()(s F K K S S s H d o += 上述基本的传递函数就是PLL 设计和分析的基础。
2.鉴相器的实现方法鉴相器的目的是要尽可能的得到准确的相位误差信息。
可以使用线电压的过零检测实现，但是由于在电压畸变的情况下，相位信息可能受到严重影响，因此需要进行额外的信号处理，同时要检测出相位信息，至少需要一个周波的时间，动态响应性能可能受到影响。
一般也可以使用乘法鉴相器。
通过将压控振荡器的输出与输入相乘，并经过一定的处理得到相位误差信息。
在实际的并网逆变器应用中还可以在在同步旋转坐标系下进行设计，其基本的目的也是要得的相差的数值。
同步旋转坐标系下的控制框图和上图类似，在实际使用中，由于pq 理论在电网电压不平衡或者发生畸变使得性能较差，因而较多的使用dq 变换，将采样得到的三相交流电压信号进行变化后与给定的直流参考电压进行比较。
锁相环电路设计和调试心得
锁相环电路设计和调试心得真正是调试才能发现设计中的问题。
太哦是工程的第一件就是先调节电源电路。
在电电原的调试过程中，我发现LM317输出总是受到输入的影响。
可能就是因为调节端子的电流在输出端产生的电压太大了，这个原因可能和我采用比较的大电位器来作为调节电阻有关。
1．锁相环的设计的起因：这个电路设计的初衷就是为了我项目中的DDS电路提供可选的时钟输入。
因为我选用的DDS电路本身自带有内部的倍频器，其实现的方法就是内部的锁相环。
开始我一位内部的锁相环会比我自己外部设计性能更好，但是后来查到AD的技术资料，发现内部的锁相环的性能并不是达到很好的配置，仔细一想，也是这样的，因为外部的环路滤波器的配置对于任意的频率都如此，显然没有经过精心设计的更加有效果。
鉴于上面分析的原因，我把采用锁相环提供时钟作为一项可选的优化方案。
再有一个原因，就是大学的时候采用的锁相环，到最后也没有调好，所以对这件事情还是老放不下，所以想借此机会完善一下这个过程。
2．锁相环的设计过程：整个设计过程，比起dds电路来说，时间是非常的短的。
原因之一就是整个PLL 的设计就是一个芯片实现。
比大学的PLL要简单一些。
再有就是，这个毕竟不是项目的重点，而是一个改进方案。
电路板采用两层板设计，环路滤波器在背板设计。
环路滤波器的设计采用AD公司的ADSIMPLL。
开始的供电设计，由于电路板的走线上比较困难，所以采用多处引线的方法。
后来调试过程中发现，这样做是在是太麻烦，也比较危险，因为万一出现加反电，或加错电压就危险了。
所以我建议以后做电路时，采用通用的便携式的变压器插头，这样调试起来就非常的简单了，不用再依赖于庞大的稳压电源了，而且绝对不会出现危险。
调试时发现电路中的测试点对于测试非常的方便，对于地，可以留两个焊盘，然后安装弧形的金属勾，这样对于采用示波器测试是非常方便的，可以很方便的用小架子加上。
再有就是安装孔的问题，内径为3mm的安装空可以采用通用的八角螺母进行固定，这样对于调试和焊接，即方便有安全。
锁相环电路设计
锁相环的原理2007-01-23 00:241．锁相环的基本组成许多电子设备要正常工作，通常需要外部的输入信号与内部的振荡信号同步，利用锁相环路就可以实现这个目的。
锁相环路是一种反馈控制电路，简称锁相环（PLL）。
锁相环的特点是：利用外部输入的参考信号控制环路内部振荡信号的频率和相位。
因锁相环可以实现输出信号频率对输入信号频率的自动跟踪，所以锁相环通常用于闭环跟踪电路。
锁相环在工作的过程中，当输出信号的频率与输入信号的频率相等时，输出电压与输入电压保持固定的相位差值，即输出电压与输入电压的相位被锁住，这就是锁相环名称的由来。
锁相环通常由鉴相器（PD）、环路滤波器（LF）和压控振荡器（VCO）三部分组成，锁相环组成的原理框图如图8-4-1所示。
锁相环中的鉴相器又称为相位比较器，它的作用是检测输入信号和输出信号的相位差，并将检测出的相位差信号转换成u D（t）电压信号输出，该信号经低通滤波器滤波后形成压控振荡器的控制电压u C（t），对振荡器输出信号的频率实施控制。
2．锁相环的工作原理锁相环中的鉴相器通常由模拟乘法器组成，利用模拟乘法器组成的鉴相器电路如图8-4-2所示。
鉴相器的工作原理是：设外界输入的信号电压和压控振荡器输出的信号电压分别为：（8-4-1）（8-4-2）式中的ω0为压控振荡器在输入控制电压为零或为直流电压时的振荡角频率，称为电路的固有振荡角频率。
则模拟乘法器的输出电压u D为：用低通滤波器LF将上式中的和频分量滤掉，剩下的差频分量作为压控振荡器的输入控制电压u C （t）。
即u C（t）为：（8-4-3）式中的ωi为输入信号的瞬时振荡角频率，θi（t）和θO（t）分别为输入信号和输出信号的瞬时位相，根据相量的关系可得瞬时频率和瞬时位相的关系为：即（8-4-4）则，瞬时相位差θd为（8-4-5）对两边求微分，可得频差的关系式为（8-4-6）上式等于零，说明锁相环进入相位锁定的状态，此时输出和输入信号的频率和相位保持恒定不变的状态，u c（t）为恒定值。
锁相环PLL设计调试小结
锁相环设计调试小结一、系统框图二、锁相环基础知识及所用芯片资料（摘录）（一）、并行输入 PLL （锁相环）频率合成器MC145152-2MC145152 是 MOTOROLA 公司生产的大规模集成电路，它是一块采用并行码输入方式设定，由16根并行输入数据编程的双模 CMOS-LSI 锁相环频率合成器，其内部组成框图如图 3-32-3 所示。
N 和 A 计数器需要 16 条并联输入线，而 R 计数器则需要三条输入线。
该芯片内含参考频率振荡器，可供用户选择的参考频率分频器（12X8 ROM 参考译码器和12BIT ÷R 计数器组成的参考频率fr ），双端输出相位检测器，逻辑控制，10比特可编程序的÷N(N=3~1023) 计数器和 6比特可编程的÷A(A=3~63)计数器和锁定检测部分.10比特 ÷ N 计数器，6 比特÷ A 计数器，模拟控制逻辑和外接双模前置分频器(÷P /÷P +1)组成吞食脉冲程序分频器，吞脉冲程序分频器的总分频比为：N T =P*N+A 。
MC145152 的功能：* 借助于 CMOS 技术而取得的低功耗。
* 电源电压范围 3~9V 。
* 锁相检测信号。
* 在片或离片参考振荡器工作。
* 双模并行编程。
* N 范围 =3~1023,A 范围 =0~63。
*用户可选的 8 个 R 值：8 ，64 ， 128 ， 256 ， 512 ， 1024 ， 1160 ，2048． * 芯片复杂度——8000 个场效应管或 2000 个等效门。
鉴相器MC145152 环路滤波器 LPF压控振荡器 MC1648分频器MC12017频率输出引脚说明：N0-N9 （11-20 ）：÷ N 计数器的编程输入端。
当÷ N 计数器的计数为0 时，这N个输入供给预置÷ N 计数器的数据。
N0 为最低位，N9 为最高位。
锁相环鉴频器
*******************实践教学*******************兰州理工大学计算机与通信学院2012年秋季学期《通信原理实验》实验设计报告题目：锁相环鉴频器设计软件仿真与硬件调测班级：通信工程10级（3）班设计小组成员：姓名：钟代清学号： 10250304 成绩：姓名：张世斌学号： 10250314 成绩：姓名：刘衍辉学号： 10250324 成绩：姓名：王艳学号: 10250334 成绩：指导教师：陈昊目录一、设计实验目的 (2)二、设计指标 (2)三、整体电路原理框图说明 (2)3.1压控振荡器 (1)3.2环路滤波器 (1)3.3锁相环路的工作过程和工作状态 (1)3.4锁相环的工作原理 (1)3.5在电路设计中的作用 (2)四、详细单元电路设计 (3)4.1混频电路 (3)4.2锁相环电路 (3)4.3芯片介绍 (3)五、整体电路设计与仿真结果 (5)六、设计总结 (9)七、参考文献 (10)一、设计实验目的1.1.掌握锁相环鉴频器工作原理。
1.2.熟悉鉴频器主要技术指标及其测试方法。
二、设计指标2.1中心频率f=4.5MHz2.2频带宽度BW=400KHz2.3频偏为15KHz三、整体电路原理框图说明鉴相器PD 环路滤波器LF压控振荡器VCO调频输入输出解调信号图1 锁相鉴频器原理锁相鉴频器原理框图如图1所示。
当输入为调频波时，如果环路滤波器的带宽足够宽，使鉴相器的输出电压可以顺利通过，则VCO(压控振荡器)就能跟踪输入调频波中反映调制规律变化的瞬时频率，即VCO的输出就是一个具有相同调制规律的调频波。
这时环路滤波器输出的控制电压就是所需的调频波解调电压3.1压控振荡器压控振荡器的振荡角频率ωo (t)受控制电压uc(t)的控制。
不管振荡器的形式如何，其总特性总可以用瞬时角频率ωo与控制电压之间关系曲线来表示。
3.2环路滤波器环路滤波器一般是线性电路，由线性元件电阻，电容及运算放大器组成。
-课程设计二锁相环设计
引言锁相环路（PLL）是一种能跟踪输入信号相位的闭环自动控制系统。
它在无线电技术的各个领域得到了很广泛的应用。
最初，DeBellescize于1932年提出同步检波理论，首次公开发表了对锁相环路的描述，但并未引起普遍的重视。
直至1947年，锁相环路才第一次应用于电视接收机水平和垂直扫描的同步。
从此，锁相环路开始得到了应用。
由于技术上的复杂性以及较高的成本，应用锁相环路的领域主要在航天方面，包括轨道卫星的测速定轨和深空探测等。
性能要求较高的精密测量仪器和通信设备有时也用到它。
到70年代，随着集成电路技术的发展，逐渐出现了集成的环路部件、通用单片集成锁相环路以及多种专用集成锁相环路，锁相环路逐渐变成了一个成本低、使用简便的多功能主件，这就为锁相技术在更广泛的领域应用提供了条件。
至今，普遍应用锁相技术的主要有调制解调、频率合成、电视机彩色副载波提取、FM立体声解码等等。
随着数字技术的发展，相应出现了各种数字锁相环路，它们在数字信号传输的载波同步、位同步、相位解调等方面发挥了重要的作用。
锁相环路所以能得到如此广泛的应用，是由其独特的优良性能所决定的。
它具有载波跟踪特性，作为一个窄带跟踪滤波器，可提取淹没在噪声之中的信号；用高稳定的参考振荡器锁定，可作提供一系列频率高稳定的频率源；可进行高精度的相位与频率测量等等。
它具有调制跟踪特性，可制成高性能的调制器解调器。
它具有低门限特性，可大大改善模拟信号和数字信号的解调质量。
1 锁相环的基本知识1.1 锁相环的原理锁相环就是自动控制完成同步。
能够实现两个电信号相位同步的自动控制系统叫做锁相环路，简称锁相环。
锁相环是一个系统跟踪另一个系统的装置，更精确的说，就是一个系统中由振荡器产生的输出信号在频率和相位上与参考信号或输入信号同步。
当输入信号和环路的输出信号存在相位差的时，在锁相环控制机构的控制下，VCO 的输出信号和PD 的输入信号的相差减至最小。
因此，在这个控制系统中，输出信号相位其实是锁定到参考信号或输入信号的相位上的。
锁相环设计
锁相环设计锁相环路(PLL)通常由鉴相器(PD)、环路滤波器(LP)、压控振荡器(VCO)和可编程分频器组成，外部晶体振荡器经R分频产生的参考频率与VCO的输出频率经N分频后，在鉴相器中相位比较，产生误差控制电压，经环路滤波器滤除高频分量和噪声后，控制VCO产生所需振荡频率。
图1 锁相环的基本框图锁相环路(PLL)和AGC电路一样，也是一种反馈控制电路。
它是一个相位误差控制系统，是将参考信号与输出信号之间的相位进行比较，产生相位误差电压来调整输出信号的相位，以达到与参考信号同频率的目的，从而实现了对信号的频率漂移进行跟踪。
在达到同频率的状态下，两个信号之间的稳定相差亦可做得很小。
下面介绍锁相环工作的大致过程：鉴相器是个相位比较装置。
它把输入信号和压控振荡器的输出信号Uo(t)的相位进行比较，产生对应于两个信号相位差的误差电压Ue(t)。
环路滤波器的作用是滤除误差电压、Ue(t)中的高频成分和噪声，以保证环路所要求的性能，增加系统的稳定性。
压控振荡器受环路滤波器输出电压Uo(t)的控制，使振荡频率向参考频率靠拢，二者的差拍频率越来越低，使两者的频率相同、保持一个较小的剩余相差直至消除频差而锁定为止。
在环路开始工作时，如果输入信号频率与压控振荡器频率不同，则由于两信号之间存在固有的频率差，它们之间的相位差就会一直变化，结果鉴相器输出的误差电压就在一定范围内变化。
在这种误差电压的控制下，压控振荡器的频率也在变化。
所以，锁相就是压控振荡器被一个外来基准信号控制，使得压控振荡器输出信号的相位和外来基准信号的相位保持某种特定关系，达到相位同步或相位锁定的目的。
若压控振荡器的频率能够变化到与输入信号频率相等，在满足稳定性条件下就在这个频率上稳定下来。
达到稳定后，输入信号和压控振荡器输出信号之间的频差为零，相差不再随时间变化，误差电压为一固定值，这时环路就进入“锁定”状态。
这就是锁相环工作的大致过程。
下面以美国国家半导体公司的锁相芯片LMX2326进行说明。
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锁相环
一、实验原理
许多电子设备要正常工作，通常需要外部的输入信号与内部的振荡信号同步，利用锁相环路就可以实现这个目的。
锁相环通常由鉴相器（PD）、环路滤波器（LF）和压控振荡器（VCO）三部分组成，锁相环组成框图如图1所示。
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图1 锁相环基本原理框图
图1所示的是锁相环基本原理框图。
锁相环路是一种反馈控制电路，简称锁相环（PLL）。
锁相环的特点是：利用外部输入的参考信号控制环路内部振荡信号的频率和相位。
因锁相环可以实现输出信号频率对输入信号频率的自动跟踪，所以锁相环通常用于闭环跟踪电路。
锁相环在工作的过程中，当输出信号的频率与输入信号的频率相等时，输出电压与输入电压保持固定的相位差值，即输出电压与输入电压的相位被锁住，这就是锁相环名称的由来。
锁相环中的鉴相器又称为相位比较器，它的作用是检测输入信号和输出信号的相位差，并将检测出的相位差信号转换成u d(t)电压信号输出，该信号经低通滤波器滤波后形成压控振荡器的控制电压u c(t)，对振荡器输出信号的频率实施控制。
锁相环法载波提取:
当u i(t)为固定频率正弦信号（θi(t)为常数）时，在环路的作用下，VCO输出信号频率可以由固有振荡频率ωo(即环路无输入信号、环路对VCO无控制作用是VCO的振荡频率)，变化到输入信号频率ωi，此时θo(t)也是一个常数，u d(t)、u c(t)都为直流。
称此为环路的锁定状态。
定义△ω=ω-ωo为环路固有的频率差，△ωp表示环路的捕捉带，△ωh表示环路的同步带，模拟锁相环中△ωp<△ωh。
当|△ωo|<△ωp时，环路可以进入锁定状态；当|△ωo|<△ωh时，环路也可以保持锁定状态；当|△ωo|>△ωp时，环路不能进入锁定状态，环路锁定后若△ωo发生变化使|△ωo|>△ωh，环路也不能保持锁定状态。
这两种情况下，环路都将处于失锁
状态。
失锁状态下u d(t)是一个上下不对称的差拍电压，当|△ωi|>△ωo时，是u d(t)上宽下窄的差拍电压；反之，u d(t)是一个下宽上窄的差拍电压。
环路θi(t)呈低通特性，即环路可以将θi(t)中的低频成分传递到输出端，θi(t)中的高频成分被环路滤除。
或者说，θo(t)中只含有θi(t)的低频成分，θi(t)中的高频成分变成了相位误差θe(t)。
所以当θi(t)是调角信号时，环路u i(t)等效为一个带通滤波器，离ωi较远的频率成分将被环路滤掉。
环路自然谐振频率ωn及阻尼系数ξ是两个重要参数。
ωn越小，环路的低通特性截至频率越小；等效带通滤波器的带宽越窄，ξ越大，环路稳定性越好。
当环路输入端有噪声时，θi(t)将发生抖动，ωn越小，环路滤除噪声的能力越强。
二、设计方案及电路分析
抑制载波的已调信号，经信道传输至接受端后，接收信号先经带通滤波器，再经平方律器件，则在其输出端既有信号载频的倍频分量；由锁相环跟踪倍频分量，最后由二分频对压控振荡器的输出进行分频，即可获得相干载波，由上述思路构建的平方环原理图如图1所示。
具体电路如图2所示。
图1 平方环法提取载波
图2 平方环电路
用锁相环工作在载波跟踪状态（即作为跟踪2f0窄带滤波器），则在在锁相环输出端即可得到频谱较纯的2f0分量。
载频取76.8kHz因而锁相环可选用CD4046集成锁相环。
本设计选用的是MC14046，在锁相环外，接了一级由触发器构成的二分频电路。
CD4013是双D触发器，本设计只用了一级D触发器来实现二分频，其引脚连线如图2所示。
图中R1，R2，C1用来调节VCO的固有频率f0。
使其固定在153.6kHZ。
R3=100k欧，C2=8200PF为外接环路滤波器。
三、设计电路所用器件简介
MC14046或CD4046
CD4046锁相的意义是相位同步的自动控制,功能是完成两个电信号相位同步的自动控制闭环系统叫做锁相环,简称PLL。
它广泛应用于广播通信、频率合成、自动控制及时钟同步等技术领域。
锁相环主要由相位比较器（PD）、压控振荡器（VCO）。
低通滤波器三部分组成,如图4所示。
图4 CD4046原理图
图5 CD4046内部电原理框图
CD4046工作原理：输入信号U i从14脚输入后，经放大器A1进行放大、整形后加到相位比较器Ⅰ、Ⅱ的输入端，图3开关K拨至2脚，则比较器Ⅰ将从3脚输入的比较信号u o与输入信号u i作相位比较，从相位比较器输出的误差电压u d则反映出两者的相位差。
UΨ经R3、R4及C2滤波后得到一控制电压u d加至压控振荡器VCO的输入端9脚，调整VCO的振荡频率f2，使f2迅速逼近信号频率f1。
VCO的输出又经除法器再进入相位比较器Ⅰ，继续与u i进行相位比较，最后使得f2＝f1，两者的相位差为一定值，实现了相位锁定。
若开关K拨至13脚，则相位比较器Ⅱ工作，过程与上述相同，不再赘述。
CD4013简介
CD4013即双D触发器。
CD4013由两个相同的、相互独立的数据型触发器构成。
每个触发器有独立的数据、置位、复位、时钟输入和Q及Q输出，此器件可用作移位寄存器，且通过将Q输出连接到数据输入，可用作计算器和触发器。
在时钟上升沿触发时，加在D输入端的逻辑电平传送到Q输出端。
置位和复位与时钟无关，而分别由置位或复位线上的高电平完成。
四、测试项目及数据
1)调节压控振荡器的固有频率：
R1，R2，C1用来调节VCO的固有频率f0。
使其固定在153.6kHZ，14管脚输入端输入0V 的交流电，测试4管脚若输出端为153.6kHZ，则VCO的固有频率为153.6kHZ。
此时R1=82K 欧，R2=42K欧，C1=300PF。
2）同步带及捕捉带的测定及计算
五、同步带及捕捉带的测定及计算
环路由失锁状态进入锁定状态的最大固有频差称捕获带ΔωP，环路能维持锁定的最大固有频差称同步带ΔωH，图9示出了两个性能指标的定义及测试方法。
f i
图9 同步范围和捕获范围的测定
A.测量下捕获极限频率f 1和上同步极限频率f 2。
固定参考输入信号的幅度，让其频率f i 由低→高改变，在f 1左侧可看到u d (t)的差拍波图且f i 愈靠近f 1拍频不对称性愈加强，拍频愈低；在f 1点f i =f V ，此后在很大的一个频率范围内f i =f V （处处相等），表明环路工作在跟踪状态，（或称同步状态），f i 增大到f 2点，同步至极限值，再稍增f i ，则f i ≠f V ，环路失步。
f 2称上同步极限。
B.测量上捕获极限频率f 3，和下同步极限频率f 4。
固定参考输入信号u i (t)的振幅，让其频率由高→低改变，在f 3的右侧，可看到u d (t)的拍频波且f i 愈靠近f 3，拍频愈低，不对称性愈强；在f i =f V 时，环路捕获入锁，此后再减小f i ，f V 会跟踪f i 减小，且处处有f V =f i 成立，至f 4点，环路的同步到下极限频率值。
这样我们可以确定两个频率范围： 捕获范围： f 1~ f 3 同步范围： f 2~ f 4
为使特性对称，应保证VCO 的固有频率f 0置于工作频段的中点，即捕获带
31
2
p f f ω-∆=
（5-4）
24
2
H f f ω-∆=
（5-5）
在本实验系列中，载频均取76.8kH Z ，经平方器后2153.6c f kHz
=，因而静态下，
VCO 的固有频率取153.6kH Z 。
六、数据测量
f1=95.0 f2=215.0 f3=214.8 f4=94.8
A.测量下捕获极限频率f1和上同步极限频率f2
B.测量上捕获极限频率f3，和下同步极限频率f
4
捕获范围：f1~ f3 同步范围：f2~ f4
为使特性对称，应保证VCO的固有频率f0置于工作频段的中点，即捕获带
测试f0=154.9kHZ
24
2
=60.1
H
f f
KHZ ω
-
∆=
31 2=59.9
p f f
KHZ
ω-
∆=
七、实验结果
硬件电路测试所得结果如下:
对锁相环的输出端和输入端进行双踪：
输入端用函数信号发生器输出153.6kHZ的方波，经过锁相环后输出仍然是153.6kHZ的方波。
由上图可看出输入和输出端的波形基本一致
二分频过后的频谱图。
分频器输出波形所对应的频谱图
八、实验心得。