组成原理实验报告-基于硬布线控制器设计并实现
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评语: 课中检查完成的题号及题数：
课后完成的题号与题数：
成绩: 指导教师:
实验报告
日期：2011-1-12
实验名称：基于硬布线控制器设计并实现
带中断功能的复杂模型机
班级：学号：姓名：
一、实验目的：
1. 掌握硬布线控制器的组成原理、设计方法；
2. 了解硬布线控制器和微程序控制器的各自优缺点；
3. 掌握并会设计带中断功能的复杂模型机的硬布线控制器。
二、实验内容：
1. 根据带中断功能的复杂模型机的微程序流图，画出状态机描述图；
2. 分析每个状态所需的控制信号，产生控制信号表，并用VHDL语言来设计程序，实现状
态机描述的功能；
3. 用Quartus软件进行编译链接，选择器件，定义管脚，编程下载，然后用CM3P联机测
试每一条机器指令的功能。
三、项目要求及分析：
实验要求设计带中断功能的复杂模型机的硬布线控制器，可先参照前面带中断处理能力的模型机设计实验画出微程序流程图，参照二进制微代码表设控制信号表。然后用VHDL语言编程实现，主要注意原P<1>—P<4>的修改，采用分支语句实现。然后就是连线装载带中断处理能力的模型机微程序检验。
四、具体实现：
应包括：状态图、控制信号表、控制引脚图、VHDL程序、机器码验证程序等。
2、控制状态表：
INTA/WR/RD/IOM/S3/S2/S1/S0/LDA/LDB/LDR0/LDSP/L0AD/LDAR/LDIR/ALUB/RSB/RDB/RIB/SPB/PCB/LDPC/STI/CLI S0 100000000000100111111010
S1 100000000000100111111011
S2 100000000000110111110111
S3 101000000000101111111011
S4 100000000100100101111011
S5 100010010010100011111011
S6 100000000100100101111011
S7 100000100010100011111011
S8 101000000000110111111011
S9 101100000010100111111011
S10 101000000000110111111011
S11 100000000000100111111011
S12 101000000010100111111011
S13 110000000000100110111011
S16 110100000000100101111011 S17 101000000010100111111011 S18 110000000000100101111011 S19 100000001000100111101011 S20 100011010001100011111011 S21 100011000001100011111011 S22 100000000000110111101011 S23 101000000010100111111011 S24 100011000001100011111011 S25 100000000000110111101011 S26 101000000000000111111111 S27 100000000000000011111111 S28 101000001000100111111011 S29 101000000000110111111011 S30 101000000000110111111011 S31 101000001000100111111011 S32 101000000000110111111011 S33 000000000000110111101011 S34 110000000000100111110011 S35 100000001000100111101011 S36 100011010001100011111011 S37 000000000000110111111011 S38 101000000000000111111111 S39 101000001000100111111011 S40 100000000100100111011011 S41 100010010000110011111011 S42 100010011000100011111011 S43 101000001000100111111011 S44 100000000100100111110011 S45 100010010000110011111011 S46 100010011000100011111011 S47 100000001000100110111011 S48 100000001000100110111011 S49 100000000000110111110111 S50 100000000000110111110111 S51 100000000010100101111011 S52 100000000000100111111011 S53 100000000000110111110111 S54 100000000000100111111001 S55 100000000000100111111010 S56 100000000000110111101011 S57 100000001000100111101011 S58 100000001000100111101011
4、VHDL程序：
LIBRARY IEEE;
USE IEEE.std_logic_1164.ALL;
ENTITY CONTROLLER IS
PORT(
RESET : IN STD_LOGIC;
T1 : IN STD_LOGIC;
INTR : IN STD_LOGIC;
INS : IN STD_LOGIC_VECTOR(7 DOWNTO 0);
CTRL : OUT STD_LOGIC_VECTOR(23 DOWNTO 0)
);
END CONTROLLER;
ARCHITECTURE CONTROLLER_ARCH OF CONTROLLER IS
TYPE STA TE IS (S0,S1,S2,S3,S4,S5,S6,S7,S8,S9,S10,S11,S12,S13,S14,S15,S16,
S17,S18,S19,S20,S21,S22,S23,S24,S25,S26,S27,S28,S29,S30,S31,S32,S33,S34,S35, S36,S37,S38,S39,S40,S41,S42,S43,S44,S45,S46,S47,S48,S49,S50,S51,S52,S53,S54, S55,S56,S57,S58,S59,S60,S61,S62);
SIGNAL CUFSM: STATE;