异步复位D触发器设计实验报告

触发器实验报告

触发器实验报告引言：触发器是数字电路中常见的基本组件之一，它能够存储和转换电信号，广泛应用于各种电子设备和系统中。

本实验旨在通过实际操作，深入理解触发器的工作原理和应用。

实验原理：触发器是一种双稳态电路，能够固定保存输入信号的状态。

常见的触发器包括RS触发器、D触发器、JK触发器等。

本实验将以D触发器为例进行演示。

实验步骤：1. 准备实验器材：D触发器芯片、电源、示波器以及适配器等。

2. 连接电路：将D触发器芯片插入适配器，并按照实验电路图连接相关引脚。

3. 提供输入信号：通过开关或信号源向D触发器提供输入信号。

4. 观察输出信号：使用示波器监测D触发器的输出信号，并记录相关数据。

5. 测量实验数据：改变输入信号的频率和幅值，测量触发器的输出变化，并记录数据。

6. 分析实验结果：根据观察到的数据，分析D触发器的工作原理和特性。

实验结果与分析：通过实验观察和实际数据记录，我们可以得出以下结论：1. D触发器具有边沿触发和电平触发两种模式。

在边沿触发模式下，触发器仅在输入信号上升沿（或下降沿）时才进行状态转换；而在电平触发模式下，输入信号处于高电平（或低电平）时触发器状态保持不变。

2. D触发器的输出状态受到输入信号和时钟信号的控制。

输入信号为逻辑高电平时，若时钟信号为上升沿触发，则输出信号将与上一时钟周期的输入信号一致；若时钟信号为下降沿触发，则输出信号将与上一时钟周期的输入信号相反。

3. 改变输入信号的频率和幅值，我们发现触发器的输出信号频率和幅值也发生了相应的变化。

当输入信号频率较低时，触发器能够稳定存储和输出输入信号；而当输入信号频率较高时，触发器可能无法及时反应输入信号的状态变化，导致输出信号不准确。

实验应用：触发器作为数字电路中的重要组件，在现代电子技术中有着广泛的应用：1. 存储器芯片中广泛使用的触发器技术，使得计算机能够对数据进行有效地存储和读取。

2. 触发器在时序电路中的应用，能够实现时钟同步、状态变化检测等功能。

触发器实验报告

触发器实验报告一、实验目的本次触发器实验的主要目的是深入了解触发器的工作原理、功能特性以及在数字电路中的应用。

通过实际操作和观察，掌握触发器的基本概念，熟悉其逻辑功能和时序特性，为后续更复杂的数字电路设计和分析打下坚实的基础。

二、实验设备与器材1、数字电路实验箱2、示波器3、逻辑分析仪4、若干集成电路芯片，包括 D 触发器、JK 触发器等三、实验原理（一）D 触发器D 触发器是一种在时钟脉冲上升沿或下降沿触发的触发器。

当 D 输入端的数据在时钟脉冲作用下被传输到输出端 Q。

其逻辑表达式为：Q(n+1) ＝ D 。

（二）JK 触发器JK 触发器具有置 0、置 1、保持和翻转四种功能。

当 J ＝ 1，K ＝ 0 时，触发器置 1；当 J ＝ 0，K ＝ 1 时，触发器置 0；当 J ＝ K ＝ 0 时，触发器保持原态；当 J ＝ K ＝ 1 时，触发器翻转。

其逻辑表达式为：Q(n+1) ＝ JQ' ＋ K'Q 。

四、实验内容与步骤（一）D 触发器功能测试1、按照实验电路图在数字电路实验箱上连接好 D 触发器芯片。

2、将 D 输入端分别接高电平和低电平，通过示波器观察时钟脉冲和输出端 Q 的波形，记录实验结果。

（二）JK 触发器功能测试1、依照实验电路图搭建 JK 触发器的实验电路。

2、分别设置 J、K 输入端的不同组合，观察并记录输出端 Q 的状态变化。

（三）触发器的级联1、将多个 D 触发器或 JK 触发器级联，形成移位寄存器。

2、输入串行数据，观察移位寄存器的输出结果。

五、实验数据与结果分析（一）D 触发器实验结果当 D 输入端接高电平时，在时钟脉冲上升沿，输出端 Q 变为高电平；当 D 输入端接低电平时，在时钟脉冲上升沿，输出端 Q 变为低电平。

这与 D 触发器的逻辑功能相符，验证了其正确性。

（二）JK 触发器实验结果在不同的 J、K 输入组合下，JK 触发器的输出端 Q 呈现出置 1、置0、保持和翻转的状态，与理论预期完全一致。

D触发器设计实验报告

reg D;
reg RD;
reg CP;
// Output
wire QN;
wire Q;
// Bidirs
always #50 CP= ~CP;
always #20 D = {$random}%2;
// Instantiate the UUT
D_top UUT (
.SD(SD),
.QN(QN),
.Q(Q),
end
// `endif
endmodule
输出波形图：
五、课后思考题
1、异步时序逻辑电路与同步时序逻辑电路有何区别？
答：对于同步时序逻辑电路，因为时钟脉冲对电路的控制作用，所以无论输入信号时电平信号还是脉冲信号，对电路引起的状态响应都是相同的。
而对于异步时序逻辑电路，电路中没有统一的时钟脉冲信号同步，电路状态的改变是外部输入信号变化直接作用的结果；在状态转移过程中，各存储元件的状态变化不一定发生在同一时刻，不同状态的维持时间不一定相，并且可能出现非稳定状态。对输入信号的形式有所区分，输入电平信号与脉冲信号，对电路引起的状态响应是不同的
如下图1所示：
输入CLR为清0端，信号LD为置数端，将A、B、C、D的输入值送到计数器中，并立即在QA、QB、QC、QD中输出。输入信号M为模式选择端，当M=1时加1计数，当M=0时减1计数。CP端输入一个上升信号时进行一次计数，计数有进位/借位时，Qcc端输出一个负脉冲。
三、实验过程
1、启动ISE集成开发环境，创建工程并输入设计源文件。
output b ;
reg b ;
reg [31:0] cnt ;
reg clkout ;
always @ ( posedge clk or negedge rst )

d触发器实验报告

d触发器实验报告D 触发器实验报告一、实验目的1、深入理解 D 触发器的工作原理和逻辑功能。

2、掌握 D 触发器的特性测试方法。

3、学会使用实验仪器和设备进行电路搭建和测试。

二、实验原理D 触发器是一种具有存储功能的逻辑单元，它在数字电路中有着广泛的应用。

D 触发器的特点是在时钟脉冲的上升沿或下降沿，将输入的数据（D 端）存储到输出端（Q 端）。

其逻辑表达式为：Q(n+1) ＝ D （在时钟上升沿或下降沿时）D 触发器通常由门电路组成，常见的有基于与非门的实现方式。

三、实验设备与材料1、数字电路实验箱2、 74LS74 双 D 触发器芯片3、示波器4、直流电源5、逻辑电平测试笔6、若干导线四、实验内容及步骤（一）测试 D 触发器的逻辑功能1、按照实验箱的说明，将 74LS74 双 D 触发器芯片插入合适的插槽。

2、连接电路，将 D 端分别接高电平和低电平，时钟端（CLK）接入脉冲信号，使用逻辑电平测试笔观察 Q 端和\（＼overline{Q}＼）端的输出电平。

3、记录不同输入情况下的输出结果，验证 D 触发器的逻辑功能。

（二）观察 D 触发器的状态转换1、将 D 端接一个可手动控制的电平开关，CLK 端接入连续的时钟脉冲。

2、通过示波器观察 Q 端的波形，观察在不同 D 输入时，Q 端的状态转换情况。

（三）构建一个简单的计数器1、使用两个 D 触发器串联，构成一个 2 位二进制计数器。

2、输入时钟脉冲，观察计数器的计数过程，验证其功能。

五、实验数据记录与分析（一）逻辑功能测试数据｜ D 输入｜ CLK 脉冲｜ Q 输出｜＼（＼overline{Q}＼）输出｜｜｜｜｜｜｜ 0 ｜上升沿｜ 0 ｜ 1 ｜｜ 0 ｜下降沿｜ 0 ｜ 1 ｜｜ 1 ｜上升沿｜ 1 ｜ 0 ｜｜ 1 ｜下降沿｜ 1 ｜ 0 ｜从上述数据可以看出，D 触发器在时钟脉冲的上升沿或下降沿，能够准确地将 D 端的输入存储到 Q 端，符合其逻辑功能。

异步置零置一D触发器

成都航空职业技术学院《嵌入式系统概论》课程实验报告设计题目：异步置零置一D触发器系别：航空电子工程系专业：应用电子专业班级：213345班学生姓名：乐宸峰任课教师：房老师一、项目内容设计一个带异步清0、异步置1 的JK 触发器(需要分频器，50HZ分频)。

二、项目介绍触发器是构成时序逻辑电路的基本单元。

触发器是能够存储1位二进制码的逻辑电路，它有两个互补的输出端，其输出状态不仅与输入有关，而且还与原来的输出状态有关。

触发器具有不同的逻辑功能，在电路结构和触发方式方面也有不同的种类。

对于D触发器，D 触发器是最简单也是最为常用的一种触发器，它是构成各种时序逻辑电路的基础。

三、基本原理一个简单的D触发器的了哟及符号如图（1）所示，它具有一个数据输入端d、一个时钟输入端口clk和一个输出端口q。

其工作原理为当时钟clk上升沿到来时，输入端口d的数据会传递给输出端口q；否则，输出端口将保持原来的值。

带有异步复位和置数功能的D触发器的原理和同步不同方式不同，所谓异步是指只要置数/复位控制端口的信号有效，D触发器就会立刻执行置数或复位操作，也就是与时钟信号无关。

（1）四、项目程序module d(clk_out,clk_in); //50HZ分频器input clk_in;output clk_out;reg clk_out;reg[25:0] counter; //50_000_000=1011_1110_1011_1100_0010_0000_00parameter cnt=50_000_000; /// 50MHz is the sys clk,50_000_000=2FAF080 always @(posedge clk_in)begincounter<=counter+1;if(counter==cnt/2-1)beginclk_out<=!clk_out;counter<=0;endendendmodulemodule dcf(clk,reset,load,d,q); //异步置零置一D触发器input clk,d,reset,load;output q;reg q;always@(posedge clk or negedge reset or negedge load) beginif(reset==1)q<=0;else if(load==1)q<=1;elseq<=d;endendmodule五、系统原理图六、系统功能仿真图带有异步复位和置数功能D触发器的功能仿真波形图如图（2）所示，从图中可以看出，在复位和置数使能端无效的情况下，每来一个时钟上升沿，就把d的数据赋给q；只要复位和置数使能端有效，无论时钟处于何种状态都进行相应的复位和置数功能。

数字电路实验报告-用D触发器设计三位二进制加法计数器

电学实验报告模板实验原理1．触发器的触发方式（1）电平触发方式电平触发方式的特点是：CP = 1时，输出与输入之间通道“透明”，输入信号的任何变化都能引起输出状态的变化。

当CP = 0时，输入信号被封锁，输出不受输入影响，保持不变。

（2）边沿触发方式边沿触发方式的特点是：仅在时钟CP信号的上升沿或下降沿才对输入信号响应。

触发器的次态仅取决于时钟CP信号的上升沿或下降沿到达时输入端的逻辑状态，而在这以前或以后，输入信号的变化对触发器输出端状态没有影响。

2. 边沿触发器（1）边沿D触发器图1 上升沿触发D触发器图1所示为上升沿触发D触发器的逻辑符号。

上升沿触发D触发器的特性表如表1所示。

表1 上升沿D触发器特性表D触发器的特性方程为：Q^(n+1) = D1.同步触发器的异步置位复位端电平触发器和边沿触发器都在CP时钟信号的控制下工作，这种工作方式称之为“同步”。

也把这类触发器称为同步触发器，以区别于基本RS触发器。

在小规模集成电路芯片中，触发器既能同步工作，又兼有基本RS触发器的功能。

例如。

图2所示的触发器。

这是上升沿触发D触发器，其中，SD(-)和RD(-)是异步置位复位端。

只图2 带有异步置位复位端的D触发器要在SD(-)或RD(-)加入低电平，立即将触发器置“1”或置“0”，而不受时钟信号CP和输入信号D的控制。

只有当SD(-)或RD(-)均处于高电平时，触发器才正常执行上升沿触发D触发器的同步工作功能。

实验仪器实验内容及步骤1.测试双D触发器74LS74的逻辑功能（1）74LS74引脚图图3 74LS74引脚图图3所示为集成电路芯片74LS74的引脚图。

芯片包含两个带有异步置位复位端的上升沿D触发器。

（1）测试74LS74的逻辑功能图4 测试74LS74的逻辑功能实验电路按照图4连接电路。

D触发器的Q和Q(-)（芯片5和6号引脚）各接一个发光二极管用以观察触发器的输出逻辑电平。

按照上面测试74LS112的逻辑功能同样的方法和步骤，测试74LS74的逻辑功能，将实验数据记录在表2。

触发器_实验报告

一、实验目的1. 理解和掌握触发器的基本原理和功能。

2. 熟悉基本RS、JK、D和T触发器的逻辑功能及其应用。

3. 学习触发器之间相互转换的方法。

4. 通过实验，加深对触发器在数字电路中的应用理解。

二、实验原理触发器是一种具有记忆功能的电子器件，它可以根据输入信号和时钟脉冲的变化，在两个稳定状态之间进行切换。

触发器在数字电路中有着广泛的应用，如计数器、寄存器、时序电路等。

触发器根据时钟脉冲的触发方式分为同步触发器和异步触发器。

同步触发器在时钟脉冲的上升沿或下降沿发生状态转换，而异步触发器则不受时钟脉冲的限制，可以在任何时刻发生状态转换。

三、实验仪器与设备1. 双踪示波器2. 数字万用表3. 数字电路实验箱4. 74LS00（二输入端四与非门）5. 74LS74（双D触发器）6. 74LS76（双J-K触发器）四、实验内容与步骤1. 基本RS触发器功能测试（1）搭建基本RS触发器电路，连接实验箱中的与非门。

（2）按照实验要求，在S、R端加信号，观察并记录触发器的Q、端状态。

（3）分析实验结果，总结RS触发器的逻辑功能。

2. JK触发器功能测试（1）搭建JK触发器电路，连接实验箱中的与非门。

（2）按照实验要求，在J、K端加信号，观察并记录触发器的Q、端状态。

（3）分析实验结果，总结JK触发器的逻辑功能。

3. D触发器功能测试（1）搭建D触发器电路，连接实验箱中的与非门。

（2）按照实验要求，在D端加信号，观察并记录触发器的Q、端状态。

（3）分析实验结果，总结D触发器的逻辑功能。

4. T触发器功能测试（1）搭建T触发器电路，连接实验箱中的与非门。

（2）按照实验要求，在T端加信号，观察并记录触发器的Q、端状态。

（3）分析实验结果，总结T触发器的逻辑功能。

5. 触发器之间相互转换（1）分析基本RS触发器与JK触发器之间的转换方法。

（2）分析基本RS触发器与D触发器之间的转换方法。

（3）分析基本RS触发器与T触发器之间的转换方法。

触发器实验报告

触发器实验报告一、实验目的本次实验的主要目的是深入了解和掌握触发器的工作原理、功能特性以及其在数字电路中的应用。

通过实际操作和观察，验证触发器的逻辑功能，提高对数字电路的理解和设计能力。

二、实验原理（一）触发器的定义和分类触发器是一种具有记忆功能的基本逻辑单元，能够存储一位二进制信息。

根据其逻辑功能的不同，可分为 RS 触发器、JK 触发器、D 触发器和 T 触发器等。

（二）RS 触发器RS 触发器是最简单的触发器类型，由两个与非门交叉连接而成。

它具有两个输入端：R（复位端）和 S（置位端）。

当 R 为 0 且 S 为 1 时，触发器被置位；当 R 为 1 且 S 为 0 时，触发器被复位；当 R 和 S都为 1 时，触发器状态保持不变；当 R 和 S 都为 0 时，触发器状态不定，这是不允许的输入情况。

（三）JK 触发器JK 触发器在 RS 触发器的基础上增加了两个输入端 J 和 K。

当 J 为1 且 K 为 0 时，触发器被置位；当 J 为 0 且 K 为 1 时，触发器被复位；当 J 和 K 都为 1 时，触发器状态翻转；当 J 和 K 都为 0 时，触发器状态保持不变。

（四）D 触发器D 触发器的输入端只有一个 D。

在时钟脉冲的上升沿，D 触发器将输入 D 的值存储到输出端 Q。

（五）T 触发器T 触发器只有一个输入端 T。

当 T 为 1 时，在时钟脉冲的作用下，触发器状态翻转；当 T 为 0 时，触发器状态保持不变。

三、实验设备与器材1、数字电路实验箱2、 74LS00（四 2 输入与非门）芯片3、 74LS74（双 D 触发器）芯片4、 74LS112（双 JK 触发器）芯片5、示波器6、直流电源7、逻辑电平测试笔8、连接导线若干四、实验内容及步骤（一）RS 触发器实验1、按照图 1 所示，在实验箱上使用 74LS00 芯片搭建 RS 触发器电路。

2、分别将 R 和 S 端接入逻辑电平测试笔，设置不同的输入组合（00、01、10、11），观察并记录输出端 Q 和 Q'的电平状态。

触发器R-S、D、J-K实验报告（有数据）

触发器R-S、D、J-K实验报告（有数据）实验五触发器 R-S 、D 、J-K⼀、实验⽬的1、熟悉并掌握R-S 、D 、J-K 触发器的构成，⼯作原理和功能测试⽅法；2、学会正确使⽤触发器集成芯⽚；3、了解不同逻辑功能触发器相互转换的⽅法。

⼆、实验仪器及器件1、双踪⽰波器2、实验⽤元器件74LS00 1 ⽚ 74LS74 双D 型触发器 1 ⽚ 74LS112 双J-K 触发器 1 ⽚三、实验内容及结果分析1、基本R-SFF 功能测试将两个TTL 与⾮门⾸尾相接构成基本R-SFF 电路如图4.1 所⽰。

(1) 按下⾯的顺序在d S 、d R 端加信号：观察并记录FF 的Q 、Q 端的状态，将结果填⼊表4.1 中，并说明在上述各种输⼊状态下， FF 执⾏的是什么功能？表 4.1 表 4.2d Sd RQ Q逻辑功能 0 1 1 0 置0 1 1 1 0 保持 1 0 0 1 置1 111保持（2） d S 端接低电平， d R 端加脉冲（⼿动单脉冲）。

（3） d S 端接⾼电平， d R 端加脉冲（⼿动单脉冲）。

（4）连接d S 、d R ，并加脉冲（⼿动单脉冲）。

观察（2）、（3）、（4）三种情况下，Q 、Q 端的状态。

见表4.2 总结基本R-S FF 的Q 或Q 端的状态改变和输⼊端d S 、d R 的关系。

=+Q R Q 、=+Q S Q（5）当d S =d R =0 时，观察Q 、Q 端的状态。

此时使d S 、d R 同时由低电平跳为⾼电平时，注意观察Q 、Q 端的状态，重复3～5 次看Q 、Q 端的状态是否相同，以正确理解“不定”状态的含义。

表4.3d RQ Qd Sd RQ Qd Sd RQ Q0 0 1 1 00 1 1 0 0 1 1 111111111d Sd RQ Q0 脉冲 1 0 1脉冲0 1 脉冲10 0 1 1 0 0 1 1 0 0 1 1 1 11111111双D 型正边沿维持—阻塞型触发器74LS74的逻辑符号如图4.2 所⽰。

异步复位d触发器的逻辑电路

异步复位d触发器的逻辑电路【标题】异步复位D触发器的逻辑电路及其应用【导语】在数字电路中，D触发器是一种广泛应用的时序逻辑电路元件。

其与异步复位功能的结合，可以实现更加复杂的逻辑和控制功能。

本文将深入探讨异步复位D触发器的逻辑电路设计原理以及其在实际应用中的作用，帮助读者全面了解和掌握这一重要的数字电路元件。

【1. 异步复位D触发器的概述】异步复位D触发器是指在标准D触发器的基础上添加了异步复位输入端。

它具有两个输入端：数据输入端D和异步复位输入端R。

当异步复位R被激活时，无论D输入是什么，输出都被强制为低电平，起到了清零的作用。

而当异步复位R未被激活时，输出Q的状态则由D输入的电平决定。

【2. 异步复位D触发器的逻辑电路设计】2.1 同步D触发器的设计为了更好地理解异步复位D触发器的设计，首先需要了解同步D触发器的基本原理。

同步D触发器具有两个输入端：数据输入端D和时钟输入端CLK。

其逻辑电路设计如下：（1）将D输入与一个非门（即反相器）连接，得到D'；（2）将D'及时钟输入端CLK分别与两个与门（即与逻辑门）相连；（3）将两个与门的输出分别与两个或门（即或逻辑门）相连，最终的输出即为Q。

2.2 异步复位D触发器的设计异步复位D触发器在同步D触发器的基础上增加了异步复位输入端R。

以下为异步复位D触发器的逻辑电路设计：（1）将R与一个非门连接，得到R'；（2）将D、R'、时钟输入端CLK分别与与门相连；（3）将与门的输出与或门相连，最终的输出即为Q。

【3. 异步复位D触发器的应用】3.1 异步复位功能实现异步复位D触发器的主要应用之一是实现异步复位功能。

当异步复位R被激活时，无论时钟信号如何，输出Q都被强制为低电平，实现了清零的作用。

这在数字系统中常用于初始化或异常处理。

3.2 状态控制和序列检测异步复位D触发器还广泛应用于状态控制和序列检测的电路中。

通过将一个或多个异步复位D触发器组合在一起，可以实现复杂的状态机和序列检测逻辑，用于实现控制器、计数器等功能。

实验四 D触发器

本科学生综合性实验报告学号114090315 姓名李开斌学院物电学院专业、班级11电子实验课程名称电子设计自动化（EDA实验）教师及职称罗永道副教授开课学期2013 至2014 学年下学期填报时间2014 年 5 月23 日云南师范大学教务处编印实验序号 4 实验名称D触发器实验时间2014年5月23日实验室同析楼114一．实验预习1.实验目的:（1）掌握D触发器的工作原理；(2) 掌握VHDL编程语言的使用，学习基本时序元件的VHDL表达；2．实验原理、实验流程或装置示意图：最简单、最常用、最具代表性的时序元件时D触发器，它是现代数字系统设计中最基本的底层元件，甚至是ASIC设计的标准单元。

JK和T等触发器都可以由D 触发器构建而来。

D触发器的描述包含了VHDL对时序电路的最基本和经典的表达方式，同时也包含了VHDL许多最具特色的语言现象。

具有边沿触发性能的D触发器（图1），只有当上升沿到来时，其输入的Q的数值才会随输入口D的数据而改变，在这里我们称之为更新。

图1 D触发器凡在时钟信号作用下逻辑功能符合表2-1特性表所规定的逻辑功能者叫做D触发器。

从特性表写出D触发器的特性方程为：Qn+1=D。

D触发器的特性表在试验中的VHDL代码中，条件语句的判断表达式“clk'event and clk='1'”是用于检测时钟信号CLK的上升沿，即如果检测到CLK的上升沿，此表达式将输出TRUE。

因此这也可称为边沿敏感表达式。

关键词EVENT是信号属性函数，也包含在IEEE库的std_logic_1164程序包。

用来获得信号行为信息的函数称之为信号属性函数。

VHDL通过通过以下表达式来测定某信号的跳变（变化）情况：<信号名>`EVENT短语“CLK EVENT”就是对CLK标示符的信号在当前的一个极小的时间段δ内发生事件的情况进行检测。

所谓发生事件，就是CLK在其数据类型的取值范围内发生变化，从一种取值变到另一种取值（或电平方式）。

带使能信号的异步复位d寄存器

带使能信号的异步复位d寄存器
带使能信号的异步复位D寄存器是一种常见的电路设计，它通常由D触发器和相应的控制逻辑组成。

下面是一个带有异步复位和同步使能的D触发器的实现方式：```verilog
module dff_reset_en_1seg(
input clk,
input reset,
input en,
input d,
output reg q
);
always @(posedge clk, posedge reset) begin
if(reset) q <= 1'b0;
else if(en) q <= d;
end
endmodule
```
这个D触发器有一个时钟输入（clk）、一个复位输入（reset）、一个使能输入（en）和一个数据输入（d）。

在时钟的上升沿，如果复位信号为高电平，则寄存器被复位为0；否则，如果使能信号为高电平，则寄存器的输出等于数据输入。

这种电路设计可以用于实现数据的存储和传输，广泛应用于各种数字系统中。

在实际应用中，需要根据具体的需求和约束来选择合适的D触发器和控制逻辑，以满足系统的性能和可靠性要求。

实验：触发器实验报告

硬件实验实验报告实验6：触发器一、实验目的：熟悉几种常见触发器的逻辑功能，准确理解触发器特性描述和正确对其逻辑功能进行测试操作。

熟练使用示波器来观看触发器的时序图。

二、实验内容1、用74LS00搭接一个基本RS触发器，并对其功能进行测试，填写基本RS触发器的特性表。

2、将2个D触发器接成异步计数器，在此基础上实现4分频，再用示波器记录分频信号波形。

3、用4个D触发器设计一个4位的环形计数器。

三、实验环境四、实验数据记录1、用74LS00搭接一个基本RS触发器，并对其功能进行测试，填写基本RS触发器的特性表。

答：芯片选择:74LS007400的管脚图测试电路图如下S R Q n Q1 n0 0 1 10 01 0 1 10 10 1 1 00 01 1 1 10 1设计思路：通过2输入与非门实现R-S锁存器，本设计中的反相器是通过2输入与非门实现的，由于增加了反相器，因此该锁存器的功能表和通用的R-S锁存器相一致2、将2个D触发器接成异步计数器，在此基础上实现4分频，再用示波器记录分频信号波形。

答：芯片选择：74LS747474的引脚图电路图如下实际电路中Q1’,Q2’在接线时并不是通过Q1，Q2分别求反得到的，7474芯片有Q1’,Q2’的输出实验所得波形图如下参数说明CH1：输入脉冲信号（5KHz） CH2：输出脉冲信号（1.25KHz）时基电压灵敏度周期峰峰值正占空比200.0us 2.00V CH1 CH2 CH1 CH2 CH1 CH2200.0us 800.0us 4.0V 4.0V 50.5% 50.5%设计思路：利用2个D触发器构成了模4的异步计数器一次实现4次分频的功能，其中第一个D触发器的输出端Q1接第二个D触发器的时钟输入，Q2即为分频后的结果3、用4个D触发器设计一个4位的环形计数器。

（单向 0000——>1000——>0100——>0010——>0001——>0000）答：芯片选择74LS175、74LS0874175的管脚图 7408的管脚图实验电路图：电路图中的A’,B’,C’,D’在接线时并不是通过ABCD求反得到的，74175芯片含A’,B’,C’,D’输出端实验结果：测试时能正确的循环计数和人和状态均能自动进入循环体设计思路：通过四个D同步触发器级联而成，第一个触发器的数据输入端D=A B C D,只有当ABCD=0000时才会产生一个1其余情况全为0，以此实现1在循环体中的逐渐移动五、实验日志与总结1、本次试验主要学习了R-S锁存器和D触发器的一些知识，熟悉了其逻辑功能和使用方法，并运用D触发器构成了4次分频器和环形计数器2、通过本次试验，我进一步提高了自己设计电路的能力，掌握了电路查错和检查芯片的一些基本方法，比如带电测试其管脚的电压值等3、在本次试验中学习了芯片74LS74、74LS175的管脚分配和使用方法，复习了芯片74LS00、74LS084、本次试验没有能够实现能左右移动的环形计数器，只做了一个右移的，但自己动手尝试努力过，还需不断提高自己的设计能力。

触发器实验报告

触发器实验报告一、实验目的本次实验的主要目的是深入理解触发器的工作原理和功能，通过实际操作和观察，掌握触发器在数字电路中的应用，以及其对信号的存储和转换作用。

二、实验原理触发器是一种具有记忆功能的基本逻辑单元，能够在时钟脉冲的作用下存储二进制数据。

常见的触发器类型包括 D 触发器、JK 触发器和SR 触发器等。

D 触发器在时钟脉冲的上升沿（或下降沿）将输入的数据传送到输出端。

JK 触发器则根据输入的J、K 信号和时钟脉冲来改变输出状态。

SR 触发器则由置位（S）和复位（R）信号控制输出。

三、实验设备与材料1、数字电路实验箱2、示波器3、集成电路芯片（如 74LS74、74LS112 等）4、导线若干四、实验步骤1、 D 触发器实验将 74LS74 芯片插入实验箱的插槽中。

按照芯片引脚图连接电路，将 D 输入端连接到逻辑电平开关，时钟输入端连接到脉冲信号源，输出端 Q 和 Q'连接到发光二极管。

改变D 输入端的电平，观察在时钟脉冲作用下输出端的状态变化。

2、 JK 触发器实验插入 74LS112 芯片。

连接电路，将 J、K 输入端连接到逻辑电平开关，时钟输入端连接到脉冲信号源，输出端连接到发光二极管。

改变 J、K 输入端的电平组合，观察在时钟脉冲作用下输出端的状态变化。

3、 SR 触发器实验选取合适的 SR 触发器芯片，如 74LS279。

按照引脚图连接电路，将 S、R 输入端连接到逻辑电平开关，输出端连接到发光二极管。

改变 S、R 输入端的电平，观察输出端的状态变化。

五、实验结果与分析1、 D 触发器当 D 输入端为高电平时，在时钟脉冲的上升沿，输出端 Q 变为高电平，Q'变为低电平；当D 输入端为低电平时，在时钟脉冲的上升沿，输出端 Q 变为低电平，Q'变为高电平。

这表明 D 触发器能够在时钟脉冲的控制下，将输入的数据准确地传输到输出端。

2、 JK 触发器当 J=1，K=0 时，在时钟脉冲的作用下，输出端 Q 置位为高电平；当 J=0，K=1 时，输出端 Q 复位为低电平；当 J=K=0 时，输出端保持原状态不变；当 J=K=1 时，输出端在时钟脉冲作用下翻转。

（Multisim数电仿真）D触发器及应用

实验3.9 D 触发器及应用一、实验目的：1．了解边沿D 触发器的逻辑功能和特点。

2．掌握D 触发器的异步置0和异步置1端的作用。

3．了解用D 触发器组成智力抢答器的工作原理。

二、实验准备：和JK 触发器一样，D 触发器也属主、从触发器，为了实现异步置位、复位功能，D 触发器也设置了异步置位D S 和异步复位D R 端。

和JK 触发器不同的是，D触发器的异步置位D S 和异步复位D R 端是高电平有效，且当CP 信号来到时，上升沿触发。

它的特性表如表3.9.1所示。

表3.9.1：图3.9.1是利用CMOS 传输门构成的一种典型边沿D 触发器内部电路。

从图3.9.1中可以看到，反相器1G 、2G 和传输门1TG 、2TG 组成了主触发器，反相器3G 、4G 和传输门3TG 、4TG 组成了从触发器。

1TG 和3TG 分别为主触发器和从触发器的输入控制门。

当CP = 0、CP =1时，1TG 导通、2TG 截止，D 端的输入信号送人主触发器中，使Q '=D 。

但这时主触发器尚未形成反馈连接，不能自行保持，Q '跟随D 端的状态变化。

同时，由于3TG 截止、4TG 导通，所以从触发器维持原状态不变，而且它与主触发器之间的联系被3TG 所切断。

图3.9.1当CP 的上升沿到达时(即CP 跳变为1、CP 跳变为0)，1TG 截止、2TG 导通。

由于门1G 的输入电容存储效应，1G 输入端的电压不会立刻消失，于是Q '在1TG 切断前的状态被保存下来。

同时，由于3TG 导通、4TG 截止，主触发器的状态通过3TG和3G 送到了输出端，使=QQ '=D (CP 上升沿到达时D 的状态)。

可见，这种触发器的动作特点是输出端状态的转换发生在CP 的上升沿，而且触发器所保存下来的状态仅仅取决于CP 上升沿到达时的输入状态。

因为触发器输出端状态的转换发生在CP 的上升沿，所以这是一个上升沿触发边沿触发器。

d触发器实验报告

d触发器实验报告D 触发器实验报告一、实验目的本次实验的主要目的是深入理解 D 触发器的工作原理，掌握其逻辑功能和特性，并通过实际操作和测试，学会使用相关仪器设备进行电路搭建和性能分析。

二、实验原理1、 D 触发器的定义与逻辑符号D 触发器是一种具有存储功能的数字电路元件，它能够在时钟脉冲的上升沿或下降沿将输入的数据（D 端）锁存到输出端（Q 端）。

其逻辑符号通常包括数据输入端（D）、时钟输入端（CLK）、输出端（Q 和\（＼overline{Q}＼））以及置位端（SET）和复位端（RESET）。

2、工作原理当时钟脉冲为低电平时，D 触发器保持原来的状态不变。

当时钟脉冲上升沿到来时，如果 D 端为高电平，则 Q 端输出高电平；如果 D 端为低电平，则 Q 端输出低电平。

3、特性方程＼（Q^｛n ＋ 1} ＝ D\）（在时钟上升沿时）三、实验仪器与设备1、数字电路实验箱提供电源、逻辑电平输入和输出接口，以及各种数字芯片的插槽。

2、示波器用于观察时钟脉冲和输出信号的波形，以分析电路的工作情况。

3、数字万用表用于测量电路中的电压、电流等参数，检查电路的连接是否正常。

4、 74LS74 双 D 触发器芯片本次实验所使用的核心芯片，具有两个独立的 D 触发器。

四、实验内容及步骤1、电路搭建按照实验原理图，在数字电路实验箱上插入 74LS74 芯片，并使用导线将其与电源、地、时钟脉冲源以及逻辑电平输入和输出端连接起来。

确保电路连接正确无误，避免短路和断路现象。

2、功能测试（1）将 D 端分别接高电平和低电平，观察在时钟脉冲上升沿作用下，Q 端输出的变化情况。

（2）使用示波器同时观察时钟脉冲和 Q 端输出的波形，验证 D 触发器的工作特性。

3、置位和复位功能测试（1）通过置位端（SET）和复位端（RESET）将 D 触发器强制置为高电平或低电平，观察 Q 端的输出状态。

（2）在置位或复位操作后，再次改变 D 端的输入电平，观察在时钟脉冲作用下 Q 端的输出是否受到影响。

异步复位D触发器设计实验报告

深圳大学实验报告课程名称：EDA技术实验项目名称：异步复位D触发器设计学院：信息工程专业：电子信息工程指导教师：报告人：学号：班级：实验时间：实验报告提交时间：教务部制实验过程及内容：异步library IEEE;use IEEE.STD_LOGIC_1164.ALL; entity shiyan isport (d,clk,rst:in std_logic;q: out std_logic);end shiyan;architecture Behavioral of shiyan is beginprocess (rst,clk)beginif (rst='1') thenq<='0';elsif (clk'event and clk='1') thenq<=d;end if;end process;end Behavioral;同步library IEEE;use IEEE.STD_LOGIC_1164.ALL; entity shiyan isport (d,rst,clk : in std_logic;q: out std_logic);end shiyan;architecture Behavioral of shiyan is signal temp1 : std_logic;signal temp2 : std_logic;begintemp1<= not rst;temp2<=temp1 and d;process (clk)beginif (clk'event and clk='1') then q<=temp2; end if ;end process;end Behavioral;：实验结论：注：1、报告内的项目或内容设置，可根据实际情况加以调整和补充。

2、教师批改学生实验报告时间应在学生提交实验报告时间后10日内。

异步复位D触发器设计实验报告

深圳大学实验报告课程名称：EDA技术实验项目名称：异步复位D触发器设计学院：信息工程专业：电子信息工程指导教师：报告人：学号：班级：实验时间：实验报告提交时间：教务部制实验过程及内容：异步library IEEE;use IEEE.STD_LOGIC_1164.ALL; entity shiyan isport (d,clk,rst:instd_logic;q: out std_logic);end shiyan;architecture Behavioral of shiyan is beginprocess (rst,clk)beginif (rst='1') thenq<='0';elsif (clk'event and clk='1') thenq<=d;end if;end process;end Behavioral;同步library IEEE;use IEEE.STD_LOGIC_1164.ALL; entity shiyan isport (d,rst,clk : in std_logic;q: out std_logic);end shiyan;architecture Behavioral of shiyan is signal temp1 : std_logic;signal temp2 : std_logic;begintemp1<= not rst;temp2<=temp1 and d;process (clk)beginif (clk'event and clk='1') then q<=temp2; end if ;end process;end Behavioral;：实验结论：注：1、报告内的项目或内容设置，可根据实际情况加以调整和补充。

2、教师批改学生实验报告时间应在学生提交实验报告时间后10日内。

实验D触发器及JK触发器

J
K
CP 0→1
Qn＋1 Qn＝0 Qn＝1
0
0 1→0 0→1
0
1 1→0 0→1
1
0
1→0
0→1
1ቤተ መጻሕፍቲ ባይዱ
1
1→0
2．测试双D触发器74LS74的逻辑功能
(1)测试D 、D的复位、置位功能。测试方法同实验内容及步骤1（1)，自拟表格记录。 (2)测试D触发器的逻辑功能。按表4-9-4要求进行测试，并观察触发器状态更新是否发生在CP脉冲的上升沿（即由 0→1），记录之。
实验 D触发器及JK触发器
一、实验目的二、实验仪器设备三、实验原理四、实验电路五、实验内容及步骤六、实验注意事项七、实验报告要求
一、实验目的
1．掌握D和JK触发器的逻辑功能及测试方法。
2．进一步熟悉集成JK触发器和集成D触发器
的逻辑功能及其触发方式。 3．掌握集成触发器的管脚排列。

D
CP
Qn＋1 Qn＝0 Qn＝1
0→1 0
1→0
0→1 1 1→0
四、实验注意事项
1．接线前首先检查所用集成块的好坏。
2．实验时注意与D、JK触发器理论知识结合。 3．接线时应断开电源，严禁带电操作。
五、实验报告要求
1．列表整理各类触发器的逻辑功能，测试并
记录。 2．分析实验测试的数据说明触发器的触发方式。 3．分析回答利用普通的机械开关组成的数据开关所产生的信号是否可作为触发器的时钟脉冲信号？为什么？是否可以用作触发器的其它输入端的信号？又是为什么？
三、实验内容及步骤

1．测试双JK触发器74LS112逻辑功能 (1)测试D 、D的复位、置位功能任取一只JK触发器，D、D、J、K端接逻辑开关输出插口， CP端接单次脉冲源，Q、端接至逻辑电平显示输入插口。要求改变D，D（J、K、CP处于任意状态），并在D＝0（D＝ 1）或D＝0（D＝1）作用期间任意改变J、K及CP的状态，观察Q、状态。自拟表格并记录之。 (2)测试JK触发器的逻辑功能按表4-9-3的要求改变J、K、CP端状态，观察Q、状态变化，观察触发器状态更新是否发生在CP脉冲的下降沿（即CP由1→0），记录之。