数字集成电路基本模块设计

二、互补MOS反相器 互补MOS或称CMOS是目前广泛应用的集成电
路实现工艺。
1、基本CMOS反相器 （1） 电路图
2、CMOS反相器逻辑电平 CMOS反相器的优点：
（1）完全消除了CMOS逻辑电路中的静态功率损 耗，因为在稳定状态没有电流从电压输入端通过反 相器流通到地。
（2）可使最大逻辑电压摆幅等于电源电源VDD。 (3)为无比率逻辑器件 :从逻辑电平的观点来说，
二、逻辑门信号传输延迟特性（一） （带动的负载是单一的完全相同的逻辑门而且其内 部互连最短。） 1、有比率逻辑电路模型 （1）信号传输延迟
第五章 数字电路基本模块
第一节 基本概念
1、标准逻辑电平 （1）工作状态：数字电路有两个工作 稳定的状态，每个输入和输出都处于两 种状态之一。这两种状态通常被分别称 为高电平和低电平状态，或者0和1状态。 因为电路的输出一般是电压，所以这两 种状态用VIH和VIL两个电压域值表示， 且VIH >VIL。VIH被称为高逻辑阈，VIL 被称为低逻辑阈。
2）为了节约硅片面积，不论是上拉亦 或下拉晶体管往往都采用最小尺寸，结果 便得到非对称输出驱动。
2、CMOS与非逻辑门 （1）电路：
（2）工作原理：
Y ab
（3）输出驱动特性：
在与非门电路中，接地 的串联通路使用的是n沟 道晶体管，而接VDD 的并联通路用了p沟晶体管。根据最小尺寸晶体管 的原则以及n沟道器件的跨导优于p沟道器件，两个 n沟道晶体管的串联到地的阻抗与一个接VDD的p沟 道上拉通路的阻抗大致相同。
L3
W3 W3 8
L1
L2
W1
W2
参考反相器的尺寸规则为k：1，（在此k=4）， 则N个输入的与非门的尺寸规则应当是Nk：1。
3、多输入与非和或非逻辑电路
（1）受输入或非门得到广泛应用，其器件尺寸， 遵循k：1尺寸设计规则，那么它的VH和VL电平值 与以此比例设计的参考反相器相同。
（2）多输入与非门，由于器件尺寸为，这样 做是为了保证足够低的低电平，但此尺寸比例的增 加导致面积增加，开关速度降低。
c.为了进一步减小版图面积，在许多应用中，传 送晶体管可设计成最小尺寸器件。
d.传送晶体管不要求直流电源，也是一大优点。
（4）传送晶Fra Baidu bibliotek管的应用
（5）几个传送晶体管串联使用的问题
第一个问题是由设计时对信号传输延迟的限制 引起的。
当串联的传送 晶体管数目为N 时，总延迟时间 应与N2RC成正比。
解决办法：当有很 长的一串传送晶体 管串联时，通常是
是指电路稳定以后的输出电压，与上拉和下拉晶体 管的尺寸比例没有关系。
(4)为对称输出驱动 :利用尺寸设计使源或阱负 载电流近似相等,这被称为对称输出驱动 。
3、CMOS反相门器件的尺寸设计
由于n沟道晶体管的跨导K’N大约是p沟道晶体 管跨道K’P的2.5倍，为实现对称输出驱动，取
LN WN
K
' N
（2）工作原理 VG=VS
（3）传送晶体管用作逻辑开关的优点
从集成电路版图设计考虑，传送晶体管用作逻 辑开关具有如下优点：
a.传送晶体管只由一个晶体管组成，它需要占用 的面积比一个逻辑门要小。
b.传送晶体管是一个三端器件，而反相器在计 入电源端和接地端是一个四端器件，从集成电 路版图设计的角度来讲，要求内部连线尽可能 少是至关重要的。
第三节 信号传输延迟 一、影响信号延迟的因素
1、数字电路的延迟主要由两部分组成：
门延迟和互连线延迟。
2、门延迟：信号从逻辑门的输入传送到同一门的 输出所需的时间，是决定诸如TTL类和NMOS类的 逻辑能力的最重要参数。
3、互连线的延迟：集成电路内部门到门的连接 线延迟，数字系统内部的集成电路的封装连接延迟， 印制线路板连接以及底板背面——正面的连接造成 的延迟。
（2）高、低电平的电压规范（常见）
种类 TTL ELC MOS
VCC(V) VIL(V) VIH(V)
5.0
0.8
2.0
-5.2 -1.5 -1.1
无标准
2、逻辑扇出特性 定义电路与之连接的全同反相器负载
的数目为电路的扇出。电路能驱动最多的 全同反相器的数目，称为最大扇出数。
3、数字逻辑分析
基本电子电路提供或非（NOR）、与非 （NAND）。
3、多输入端CMOS逻辑门 （1）电路构成 （2）缺点限制：
① 晶体体数量增加较快 ②晶体管的尺寸设计就会很困难。 限制了它们在VLSI电路中的应用。
四、传输门 串联连接的,用于允许信号通过或禁止信号通过
MOS晶体管被称为传送晶体管或传输门，它能在 门极控制下传送或传输信号。
1、NMOS传送晶体管 （1）电路：
把每四个晶体管视为一组，组与组之间加一个反相 器把它们相互隔开。
第二个问题是降低输出的有效高电平。
如果把传送晶体管级联成如图形式，则最后一个 源极的输出电压V0是：V0<VCC-NVTN 以致于它不能成为可靠的逻辑高电平。
2、CMOS传输门 （1）电路
（2）工作原理
（3）缺点： CMOS传输门的两个晶体管以及内部连线所占用的 硅版图面积过大，成本太高，以致于与相应的 NMOS传送晶体管相比，CMOS传输门用的较少。
2.5
LP WP
K
' P
三、CMOS逻辑门 1、CMOS或非逻辑门 （1）电路：
（2）工作原理：
Y ab
（3）输出驱动特性：
针对或非门二个输入端，考虑其输出驱动 特性有两种办法：
1）将串联晶体管M3和M4管的尺寸设计 成参考反相器有效上拉阻抗之一半，这样 在最坏情况下，其驱动能力能与参考反相 器一样好。
（2）工作原理：
Y ab
2、器件尺寸设计：
L3
L3
W3 W3 4
L2
L1
W2
W1
一般来说，如果参考反相器的尺寸规则 为k：1，（在此k=4），（则后面将要讨论的） N输入或非门的尺寸规则也应当是k：1。
2、基本NMOS与非逻辑电路 （1）基本表示：
（2）工作原理：
Y ab
（3）器件尺寸L3
4、4:1反相器尺寸设计规则 基本NMOS反相器的电路如下图：
为使反相器转移特性曲线具有好的对称
性种好的噪声容限，上、下两晶体管的几何
尺寸比
L2 W2 4
L1 W1
的比例是一个优化值，常称为反相器的4:1规 则。
第二节 数字集成电路基本模块 一、NMOS或非和与非逻辑电路
1、基本NMOS或非逻辑电路 （1）电路