现代测试课程设计正文(高速数字锁相环路设计)

前言

锁相环路（PLL）是一个相位误差控制系统，是将输入信号（参考信号）和输出信号之间的相位进行比较，产生相位误差电压来调整输出信号的相位，使输出信号频率与参考信号频率相同。

信号锁相技术广泛应用于自动化控制等领域。利用该技术可以产生同步于被锁输入信号的整数倍频或者分数倍频的输出控制信号。锁相环的基本结构是由鉴相、环路滤波、可控振荡器和M倍分频等模块组成的一个反馈环路。输入的被锁信号首先与同步倍频信号经过M倍分频后产生的锁相信号进行鉴相处理，输出相位误差信号。环路滤波模块通常具有低通特性，它将相位误差信号转化为稳定的控制信号，从而控制可控振荡器模块，产生稳定的频率信号输出。这个频率信号就是所需的同步倍频信号。如果整个反馈环路锁相稳定，锁相环输出的同步倍频信号的频率就是其输入的被锁信号频率的M倍。假如被锁信号在输入鉴相模块之前又先被分频了L倍，则锁相获得的同步倍频信号的频率就是被锁信号频率的M/L倍。

锁相环路的应用十分广泛。在稳频技术中的应用，如：锁相倍频器，锁相分频器，锁相混频器，锁相合成器等；在调制解调技术中的应用，如：锁相调频和鉴频，同步检波等。除了以上所介绍的锁相环路的应用外，它还应用于空间技术（例如，由于各种原因使地面接收的空间信号十分微弱，采用锁相接收机可使接收机接收微弱空间信号的能力大大加强）等方面。由于锁相环路易集成化，锁相环路已成为继集成运放之后，又一个用途广泛的多功能集成电路。

目前锁相环应用广泛，比如：在通信中应用于调制解调自动频率微调等系统；在雷达中应用于天线自动跟踪与精密辅角偏转测量等系统；在空间技术中主要应用于测速定轨、测距与遥测数据获取等系统；在电视机中应用于电视机同步、门限扩展解调的同步检波。

1.总体方案设计

锁相环是一种反馈控制电路，作用是实现设备外部的输入信号与内部的振荡信号同步。传统的模拟锁相环有较短的锁定时间，可以保证参考时钟源和输出时钟的稳态相差。但其中心频点受VCO 的限制而范围较小，环路带宽较宽；当参考源出现瞬断或者参考时钟源切换时， VCO 输出时钟频率会出现较大的相位瞬变。全数字锁相环与传统的模拟电路实现的相比，具有精度高且不受温度和电压影响，环路带宽和中心频率编程可调，并且应用在数字系统中时，不需A/D 及D/A 转换。

1.1 方案1

基本的锁相环路是由鉴相器（ＰＤ）、环路滤波器（LF ）、压控振荡器（VCO ）组成。

鉴相器是相位比较器，能够将输入信号（参考信号）

()t u r

的相位()t r

θ和压控振荡器输

出信号()t u o 的相位()t o θ进行比较，产生对应于这两个信号的相位差为

()t e

θ的误差电压

()t u e

。环路滤波器用来消除误差电压中的高频分量及噪声，提高系统的稳定性，它输出控制

电压()t u c 。压控振荡器受()t u c 控制，使其输出信号频率与参考信号频率之差减小，直至最后两频率相等，压控振荡器频率被锁定在参考信号频率处。压控振荡器输出的是与需要频率很接近的等幅信号，把它和由相位参考提取电路从信号中提取的参考信号同时送入相位比较器，用比较形成的误差通过控制电路使压控振荡器的频率向减小误差绝对值的方向连续变化，实现锁相，从而达到同步。

但是中心频点受VCO的限制而范围较小，环路带宽较宽；当参考源出现瞬断或者参考时钟源切换时， VCO输出时钟频率会出现较大的相位瞬变。

1.2 方案2

主要由相位参考提取电路、晶体振荡器、分频器、相位比较器、脉冲补抹门等组成。分频器输出的信号频率与所需频率十分接近，把它和从信号中提取的相位参考信号同时送入相位比较器，比较结果示出本地频率高了时就通过补抹门抹掉一个输入分频器的脉冲，相当于本地振荡频率降低；相反，若示出本地频率低了时就在分频器输入端的两个输入脉冲间插入一个脉冲，相当于本地振荡频率上升，从而达到同步。

图1.2方案2设计图

由于要求设计高速锁环电路，故鉴相器采用AD9901。AD9901是一种性能优越的超高速数字鉴频鉴相器，它具备模拟混频器的相位稳定性、传统鉴相器内的锁定速度，同时无鉴相“死区”问题，其直接鉴相频率高达200MHz。

综上所述，经过比较方案1与方案2，采用方案2，具有精度高且不受温度和电压影响，环路带宽和中心频率编程可调，并且应用在数字系统中时，不需A/D及D/A转换。

2.单元模块设计

2.1鉴相器

2.1.1 AD9901简介

AD9901是美国Analog Devices公司生产的超高速鉴频鉴相器，其功能如图l所示。它的主要特点就是无需预分频就可以对中频输入进行鉴相或鉴频，而且支持高达200 MHz的鉴相速度。AD9901由于采用了特殊的设计方式，线性检测范围不存在其他数字鉴相器常见的不稳定的相位检测区，从而使锁定时的相位噪声明显减小。而且仅需+5 V电源，就能在1TrL或CMOS

逻辑电平及在-5．2 V的ECL输入电平下工作。其集电极开路的输出结构还可使输出摆幅易于达到后续电路的输入要求。

AD9901即属于异或门式的数字逻辑电路鉴相器。它的主要电路包括四个D触发器，一个异或门和一些输出逻辑电路。从功能模块上分，主要由线性鉴相部分和鉴频部分组成。当参考频率和振荡器频率十分接近或在锁定状态时，只有鉴相电路有效。

图2.1AD9901的功能框图

图2.2 AD9901锁定时的波形图

正如图2.1所示的，首先输入信号1和2，分别经参考输入触发器和振荡器输入触发器整形，形成规则的方形脉冲序列，之后进行二分频，见波形3和4。经整形的信号(3和4)，在异或门中通过比较，输出信号为5；同时，7和8处将出现连续的高电平，对鉴频部分不起作用，输出仍为信号5。当振荡器输入超前或滞后参考输入时，信号5的占空比分别变大或减小，从而使

输出经低通滤波器的直流平均值随相位差呈线性变化，即AD9901的输出信号占空比与两种输入信号间的相位差成比例。其转移函数可表示为K ( ，- O)，K 等于AD9901允许输出的电压范围除以2竹。对幅值为1．8 V的典型输出，转移函数可表示为(1．8 V／2"tr=0285 V／rad)。如果两个信号频率相差很大，由鉴频电路取代鉴相电路，驱动振荡器频率会跟踪参考频率，持续输出最高或最低的电平。鉴频鉴相的特性如图2.3所示。由以上原理可以看出，由于AD9901采用异或门的数字逻辑电路进行鉴相，未在输入端加入参考频率的前置分频，故可支持极高频率的鉴相。

另外AD9901将其他数字鉴相器普遍存在的锁定状态附近相位增益不确定的区域（死区）

移到了鉴相范围的两边，如图2.3所示。

图2.3 AD9901鉴频鉴相特性

这种非线性鉴相区的产生，是出于在线性检测范围的两端，参考信号和振荡器的输出信号相位接近，鉴相器输出脉宽变得很窄和鉴相器摆速增大，使相位增益迅速向鉴频区(即最高值和最低值处)拉近的原因。通常这种非线性的跳变发生在输出信号脉宽小于3．6／IS时，这里必须说明的是，随着频率的增加，非线性工作范围也会随之增加。典型的检测范围可用[(1／厂-3．6／IS)／(I／D]*360。来计算。如在200／VlHz时，线性鉴相范围为100．8。。因此这种设计有效地减小了锁定状态时的相位噪声。更为重要的是，由于非线性工作区的扩展，也有助于在失锁状态下迅速将误差频率拉入快捕带，从而改善了鉴相器的捕捉特性，特别是对高频的作用尤为明显。