《可测性设计》
第七章：可测试性设计(上课)
随着计算机技术的飞速发展和大规模集成电路的广泛应 用，智能仪器在改善和提高自身性能的同时，也大大增加了 系统的复杂性。这给智能仪器的测试带来诸多问题，如测试 时间长、故障诊断困难、使用维护费用高等，从而引起了人 们的高度重视。
自20世纪80年代以来，测试性和诊断技术在国外得到了 迅速发展，研究人员开展了大量的系统测试和诊断问题的研 究，测试性逐步形成了一门与可靠性、维修性并行发展的学 科分支。
（2）可测试性的标准
可测试性的概念最早产生于航空电子领域，1975年由Liour等 人在《设备自动测试性设计》中最先提出 1985年美国颁布的MIL-STD 2165----《电子系统和设备测试 性大纲规定了可测试性管理、分析、设计与验证的要求和实施 方法，是可测试性从维修性分离出来，作为一门独立的新学科 确立的标志。 我国现在执行的两部相关的测试性大纲，分别是1995年颁布 的GJB 2547《装备测试性大纲》以及1997年颁布的HB 7503
13
7.3 机内测试技术--BIT(Built IN Test)
BIT简介 常规BIT技术 智能BIT技术
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一、BIT简介
◆ BIT的由来： 传统的测试主要是利用外部的测试仪器对被测设 备进行测试； 所需测试设备费用高、种类多、操作复杂、人员 培训困难，而且只能离线检测； 随着复杂系统维修性要求的提高，迫切需要复杂 系统本身具备检测、隔离故障的能力以缩短维修 时间； BIT在测试研究当中占据了越来越重要的地位， 成为维护性、测试性领域的重要研究内容； 在测试性研究中，BIT技术应用范围越来越广， 正发挥着越来越重要的作用。
《测试性预计程序》。
(3)产品的测试性组成
• 1.产品的固有测试； • 2.产品外部测试。
可测性设计技术的回顾与发展综述
作者简 介 ： 王厚军（ ６ 一 ） １ １ ，男 ，教授． — ａ ：ｈ ａｇ ｕ ｓ ． ｕ ａ ９ Ｅ ｍ ｉ ｊ ｎ ＠ ｅｔ ｅ ． ｌ ｗ ｃｄ ｃ
第３ 第１ 卷 期
２８ １ ０ 年 月 ０
中国 科 技 论 文 在 线
Ｓ Ｅ ＣＩＮＣＥ ＡＰ ＲＯＮ Ｉ Ｐ Ｅ ＬＮＥ
一
可测试性大纲【 将可测试性（ ｓ ｂｌ ） 义为 ： ｔ ｔ ｉｔ 定 ｅａ ｉ ｙ
产品能及 时准确地确定其状态 （ 可工作 、不可工作、 性能下降 ），隔离其 内部故障 的设计特性 。以提高
可测 试 性为 目的 进行 的 设计被 称 为可 测试 性设 计
（ ｒ ｄ ｓｇ ｒ ｅｔｂｌｙ 。 ＤＦ ： ｅｉｎｆ ｓ ｉｔ） ｏ ｔａ ｉ
Ｖｂ － ＮＯ １ ｌ ． ３
Ｊ ．ｏ ａ２ ８ ｎ０
中 国科 技 论 文在 线
Ｓ Ｅ ＣＥ Ａ Ｅ ＣＩＮ Ｐ Ｐ ＲＯＮＬＮＥ Ｉ
、 第３ 第１ 卷 期
２０ 年 １ ０８ 月
可测性设计技术 的回顾 与发展综述
王 厚 军
（ 电子科技 大学 ，成都 ６ ０ ５ ） １０ ４
ｉｓｄ ｖ ｌ ｐ ｎ ｅ ｄ ． ｔ ｅ ｅｏ ｉ ｇｔ ｎ ｓ ｒ
Ｋｅ ｒ ｓ ｍｅ ｓ ｒ ｍｅ ｔ ｎ ｎ ｔｕ ｎ ；ｄ ｓｇ ｏ ｓａ ｉ ｔ ｙ ｗｏ ｄ ： ａ ｕ ｅ ｎ ｄ ｉ ｓ ｍｅ ｔ ｅ ｉ ｎｆ ｒｔ ｔｂ ｌ ｙ；ｂ ｉｔ ｎｓ ｌ ｓ ；ｂ ｕ ｄ ｒ Ｃ ａ ｒ ｅ ｉ ｕ ｌ ｉ ｅｆｔ ｔ ｏ ｎ ａ ｙＳ ａ ｅ ｎ
ｄ ｔｉ ｅ ．ｔｅｔｓ ｂｌｙｍｏ ｅ ｎ ，ｅｔｂｌ ａｕｅ ｎ，ｎｅｎ ｔ ｎ ｌ ｔｎ ａｄ ｔｓ ｂｌｙｄ ｓｇ ｌｔ ｒ ａ ｄ ｅａｌ ． ，ｈ ｔ ｉｔ ｄ ｌ ｇ ｔｓ ｉｔ ｍｅ ｓｒｍｅ ｔ ｉｔ ａｉ ａ ａ ｄ ， ｅｔ ｉｔ ｅｉｎｐａｆ ｍ ， ｇ ｅａ ｉ ｉ ａ ｉ ｙ ｒ ｏ ｓ ｒ ａ ｉ ｏ ｎ
可测性设计-1
国内研究现状（续1）
在重要系统和设备研制中明确提出了测试性要求，使其 故障率降低、检测率提高，并延长全寿命周期、降低全 寿命周期费用 80 年代中期，对新研武器装备提出测试性设计要求； 90 年代后期，对所有武器装备提出测试性要求，特 别是军用飞机上电子设备 国军标：《装备测试性大纲》（ GJB-2547-95 ）、 《测试与诊断术语》（GJB-3385-98）等 行业标准：QJ-3050《航天产品故障模式、影响及危 害性分析指南》、QJ-3051《航天产品测试性设计准 则》等
重要性
可测性与维修性、可靠性密切相关。具有良好的测试性将减少故障检测 及隔离时间，进而减少维修时间，改善维修性。系统可测性与系统可靠 性共同决定了系统的可信性
应用
测试性设计（ DFT ）是实现电子系统、电子设备故障检测和故障隔离的 重要手段，在复杂系统中的应用可极大地提高系统的可靠性、可维修性。 如要求系统具有高可靠性，测试性设计是系统开发的关键
不同的故障类型需要不同的检测与诊断方法。一般而言，永久故障、 硬件故障、定值故障及单故障的检测和诊断相对较易（讨论对象）， 而对应的间歇故障、软件故障、非定值故障及多故障检查与诊断较 难
18 可测性设计-1
故障影响的后果
安全性后果 —— 发生故障会对 设备使用安全性有直接不利的影响， 后果可能会引起人身伤害，甚至机 毁人亡。这种后果除来源于对使用 安全有直接影响的功能丧失外，还 可能来自因某种功能丧失所造成的 继发性二次损伤。 非使用性后果 —— 故障对设备 的使用能力没有直接的不利影响， 仅影响直接的修理费用（经济性后 果）。如，多余度领航系统的飞机 中的1个领航装臵出故障，其余领航 装臵仍可完成领航任务。 使用性后果——故障对设备使 用能力具有直接不利影响，包括间 接经济损失（如工作进度拖延、停 工等造成的损失）、直接修理费用。 故，每当因排除故障而打断计划好 的正常运行时，该故障就具有使用 性后果。 隐患性后果 —— 没有直接不利 影响，但增加了发生多故障的可能， 隐含产生直接的不利影响，属于隐 蔽功能项目的故障后果。如灭火系 统在无需灭火时，表现不出功能是 否丧失。
可测性设计
5
.
可测性设计的重要概念
❖ 可测性 Testability = Controllable + Observable ➢ Controllable 可控性
➢ 有支持边界扫描测试功能的软件系统（用于建立边界扫描 测试所需要的各种文件和执行边界扫描测试，比如ASSET InterTech公司的ScanWorks 和法国Temento公司的 DiaTem ）
14
.
边界扫描技术
❖ 选择集成电路 ➢ 在设计数字电路板时，应尽可能选择支持IEEE1149.1标
指能够对电路中每个内部节点进行复位和置位的能力 ➢ Observable 可观性
指不论用直接还是间接的方式都能观察到电路中任一个 内部节点状态的能力
6
.
可测性设计的重要概念
❖ 测试矢量与测试码自动生成(ATPG) （Automatic Test Pattern Generation)
➢ 测试矢量是每个时钟周期应用于管脚的用于测试或者操作 的逻辑1和逻辑0的数据
有三类方法：a、Ad hoc 测试
b、基于扫描的方法
c、BIST（Built in Self Test）
➢ Ad hoc 测试：即专项测试，按功能基本要求设计电路， 采取一些比较简单易行的措施，使他们的可测性得到提高
➢ SCAN扫描测试：Full Scan、 Boundary Scan 和 Partial Scan
.
边界扫描技术
❖ 数字电路板使用边界扫描测试方法有三个前提条件：
➢ 电路板上使用的集成电路（IC）支持边界扫描标准 IEEE1149.1（目前ALTERA、XILINX和 LATTICE的主要系 列的大规模可编程逻辑集成电路都支持IEEE1149.1 ）
VLSI测试及可测性设计方法(第四章)
可测性概念包括两方面内容
• 电路内的故障是否可以用有限的测试 图形来检测或定位。
• 故障效应观察的难易程度，也就是说 检测故障所需的测试图形的长度和生 成时间、施加时间长短的问题。
4
可测性设计的两种基本策略
• 为了获得最大的可测性而不惜成本地 进行设计。
• 采取一些切实有效的方法，增加少量 或有限的硬件开销来提高系统和电路 的可测性。
测试组合电路的测试向量可以用组合电路的测 试生成方法来生成。
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切换逻辑
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两种途径
• 第一种途径是：选用由时钟控制的电平触 发器或其它存储元件来设计电路，而不采 用常用的由时钟的上升沿或下降沿来触发 的边沿触发的时序元件，以克服切换时产 生的竞态现象对测试的影响。其典型例子 是选用电平触发的主从结构的触发器。当 然用主从结构触发器将影响工作速度。
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主 要 测 试 步 骤（续）
(3）组合电路N的测试 在测试组合电路N时，它的测试激励来自原始
输入端PI和时序元件Yi的输出端，显见PI端的信 号可直接施加，而Yi的状态需要从“扫描输入” 端逐位移入。N的输出也有两部分，一部分是直 接可观察到的原始输出端PO，另一部分送到时序 元件Yi的输入端，这部分信号的观察要分两步操 作：第一步是将这些信号锁存到时序元件Yi中， 第二步是将时序元件Yi中的状态逐位移出，以便 在“扫描信号输出”端观察它们。
5
可测性设计可分为两大类
• 专项设计（Ad Hoc Design）： 安功能基本要求设计系统和电路，采取一 些比较简单易行的措施，使它们的可测性 得到提高。
• 结构设计（Structured Design）： 根据可测性设计的一般规则和基本模式来 进行电路的功能设计。 这两种方法的指导思想来源于上述两种 不同的基本策略。
可测性设计(DFT)工程实践培训
可测性设计(DFT)工程实践培训课程背景测试是产品从研发走向生产的必经阶段,也是决定产品质量的重要环节,如何将测试工作开展的更全面、更仔细、更专业完善也是众多电子通信企业所追求的目标。
建立可测试性设计是开发软硬件系统的关键，尤其是那些对工作可靠性要求高的系统，若没有可测试性设计，在产品正式使用之前就很难发现设计缺陷，而且工作中出现的故障也很难检测和诊断。
采用可测试性设计可以增加系统的可测试性，提高产品质量，并减少产品投放市场的时间及测试费用培训收益本课程介绍了业界先进的可测性设计的方法和实践经验，结合业界知名公司的成功实践经验和案例，采用模板演示讲解和案例讨论的方式，具体讲述了可测性设计的方法和具体实践经验、操作技巧以及IT工具，着重于提高学员的产品测试实践技能，注重课程的实操性，能有效地借鉴和快速地应用到实际工作中去。
学完本课程后，学员可获得：1. 深刻理解可测性设计(DFT)的基本思想和基本原理2. 熟悉可测性设计(DFT)的基本业务流程3. 全面掌握可测性设计(DFT)的设计方法4. 有效构建可测性设计(DFT)的体系平台【主办单位】中国电子标准协会【协办单位】深圳市威硕企业管理咨询有限公司【培训对象】研发总监、系统工程师、研发经理、测试经理、制造技术经理、新产品导入(NPI)经理及骨干工程师等课程介绍1、可测试性设计概述1.1、产品全生命周期面临的测试问题1.2、产品全生命周期的测试V模型结构。
1.3、可测性设计的准确定义及基本概念。
1.4、可测性设计的物理特征表述。
1.5、可测性的测度表现形式。
1.6、可测性的质量、成本和效益分析。
1.7、可测性设计的基本要素。
1.8、基于并行工程的可测性设计体系结构。
1.9、可测性设计的基本过程和方法。
1.10、可测性设计的常用缩略语和术语。
1.11、本章案例研讨分析。
2、可测性设计的需求分析2.1、单板软件可测性设计需求分析。
2.2、单板硬件可测性设计需求分析。
可测试性设计技术
系统测试的目的是验证软件系 统是否符合需求规格，以及是
否能够正常地运行。
系统测试通常在集成测试之后 进行，以确保整个软件系统的
稳定性和可靠性。
系统测试可以发现软件系统中 的缺陷、漏洞和性能问题。
验收测试
01
验收测试是对软件系统的一种评估，以确定它是否满足用户需求和预 期结果。
详细描述
在测试过程中，测试数据的质量直接影响到测试结果的可信度。因此，需要管理好测试数据，确保其质量和一致 性。这包括数据的生成、存储、保护和使用等方面。有效的测试数据管理可以提高测试的效率和可靠性，降低测 试成本和风险。
自动化测试工具
总结词
自动化测试工具是用于执行自动化测试的软件工具，它能够提高测试效率和准确性，减 少人为错误和重复工作。
详细描述
TDD的基本原则是在编写任何功能代码之前，先编写测试代码。这些测试代码描述了预期的功能行为 ，然后通过实现功能代码来满足这些测试。这种方法有助于提高代码质量和可维护性，降低软件缺陷 的风险。
行为驱动开发（BDD）
总结词
行为驱动开发是一种软件开发方法论，它强调从行为角度描述软件系统，并通过 明确的行为规格来驱动设计和开发。
详细描述
BDD关注的是系统的行为和功能，而不是具体的实现细节。它使用简洁明了的自 然语言来描述系统行为，以便各方利益相关者能够理解并达成共识。BDD通过明 确的行为规格来驱动设计和开发，确保最终的软件系统符合预期的行为。
测试数据管理
总结词
测试数据管理是确保测试数据的质量、一致性和可靠性的过程，它对于测试的有效性和可靠性至关重要。
02
验收测试通常由用户或客户进行，以确保软件系统能够满足实际应用 场景的需求。
DFT，可测试性设计--概念理解
DFT，可测试性设计--概念理解⼯程会接触DFT。
需要了解DFT知识，但不需要深⼊。
三种基本的测试（概念来⾃参考⽂档）：1. 边界扫描测试：Boundary Scan Test: 测试⽬标是IO-PAD，利⽤JTAG接⼝互连以⽅便测试。
（jtag接⼝，实现不同芯⽚之间的互连。
这样可以形成整个系统的可测试性设计）2. 内建⾃测试BIST:（模拟IP的关键功能，可以开发BIST设计。
⼀般情况，BIST造成系统复杂度⼤⼤增加。
memory IP⼀般⾃带BIST，简称MBIST）3. 扫描测试（ATPG）Scan path: 与边界扫描测试的区别，是内部移位寄存器实现的测试数据输⼊输出。
测试⽬标是std-logic，即标准单元库。
（扫描测试和边界扫描，不是⼀个概念。
需要区别对待。
内部的触发器，全部要使⽤带SCAN功能的触发器类型。
）补充：还有⼀种测试：4. 全速测试at-speed-test（其实是属于扫描测试的⼀种。
只不过测试时钟来源频率更快。
）at-speed 就是实速测试，主要⽤于scan测试－即AC测试和mbist测试。
这种测试⼿段的⽬的是－测试芯⽚在其⼯作频率下是否能正常⼯作，实速即实际速度。
测试时钟往往是由芯⽚内部的PLL产⽣很快的测试时钟，⽤于实速测试。
相对⽽⾔，⼀般的测试是20~40兆的测试时钟，频率低，测不到transition fault。
即使测试通过，实际使⽤中还会由于使⽤⾼频时钟发⽣芯⽚电路故障。
常见的DFT/OCC结构如下：特点：1. Clock MUX必须放在OCC模块/DFT MUX之前。
(OCC：On Chip Clock)2. 时钟⼤于50MHz时，使⽤OCC模块，否则使⽤DFT MUX。
3. Clock Gate放在OCC模块/DFT MUX之后。
4. 对于⼿动添加的Clock Gate，DFT_SE端⼝接到 dft_glb_gt_se。
5. 对于综合⼯具添加的Clock Gate，DFT_SE端⼝接到dft_syn_gt_se注意：1. DFT_MODE有效时，clock mux的sel信号要保证dft_clk来源于最⾼频率的时钟源。
可测性设计原则与实践
可测性设计原则与实践软件开发过程中，可测性是一个重要的设计原则。
通过合理的设计和实践，可以提高软件的可测试性，从而更好地保证软件的质量和稳定性。
本文将介绍可测性设计原则的概念、重要性以及一些实践方法。
一、什么是可测性设计原则可测性设计原则指的是在软件设计的过程中，考虑到软件的可测试性。
它包括以下几个方面：1. 模块化设计：将软件系统拆分为多个模块，每个模块都是相对独立的功能单元。
这样，可以对每个模块进行单独的测试，提高测试的可行性和效率。
2. 松耦合设计：模块之间的依赖关系尽量减少，以减少对其他模块的依赖和影响。
这样，在进行测试时可以更容易地对模块进行隔离。
3. 易于理解的接口设计：模块之间的接口应该简单、清晰明了。
这样，在进行测试时可以更容易地理解和验证模块的功能。
4. 可替代性设计：为了提高测试的可重复性，设计时需要考虑模块的可替代性。
即，可通过替代某个模块来验证其是否正确执行。
二、可测性设计原则的重要性可测性设计原则对软件开发过程有着重要的意义：1. 提高软件质量：通过设计可测性，可以更好地发现和修复软件中的缺陷和bug，从而提高软件的质量和稳定性。
2. 简化调试和维护：设计可测性可以简化调试和维护工作，因为可以更容易地定位和解决问题，而不需大量的查找和排查。
3. 提高开发效率：设计可测性可以提高测试的效率，因为测试人员可以更容易地通过单元测试等方法进行测试，而不需进行全面的集成测试。
三、可测性设计原则的实践方法在实际的软件开发过程中，可以采用以下一些方法来实践可测性设计原则：1. 单元测试：通过编写单元测试代码，对每个模块的功能进行单独测试。
这样可以更容易地发现和解决问题，也可以提高测试的可行性和效率。
2. 集成测试：在进行模块集成之前，设计和实施集成测试，以验证模块之间的协同工作是否正常。
3. 自动化测试：利用自动化测试工具，可以更好地实现可测性设计。
通过编写自动化测试脚本，可以减少人工测试的工作量和出错率，提高测试的覆盖率和效率。
可测试性设计DFT
即使一块芯片出现了多个故障，那么它几乎不 可能通过基于“单故障假设”的测试
从工程角度考虑，如果不采用这个假设，会大 大增加计算复杂度，远远超出目前可能的计算 能力
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基于Stuck-at故障模型的 组合电路故障侦测/测试向量生成
有了Stuck-at故障模型，如何通过IO端口来侦 测到故障，生成测试向量（Test Pattern）？
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Fault Model 测试的发展历史 DFT 设计流程
7
What is a Physical Defect?
8
CMOS 工艺中常见的制造缺陷或曰物理缺陷 （ Physical Defect）包括：
对地和对电源的短路 由尘粒引起的连线断路 金属穿通(metal spike-through) 引起的晶体管源或漏的短路
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DFT的作用
提高产品质量 降低测试成本
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几种常见的DFT技术
扫描(SCAN)测试
将电路中的存储单元（寄存器Register）转化成为 可控制和可观察的存储单元（寄存器） ，将这些 单元连接成一个或多个移位寄存器，即扫描链
内建自测试(BIST)
在电路内部增加测试电路结构，在测试时这个测 试电路结构能够自己产生激励和比较响应
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Fault Model 测试的发展历史 DFT 设计流程
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测试的发展历史
70,80s
功能 测试
面向 故障测试
+ ATPG工具 <D算法>
面向 故障测试
+ ATPG工具
+ DFT
1. 1970s在 Cherry Hill测 试会议上被提 出。 2.已经形成了集 成电路设计的 有关工业标准
第九章 DFT可测性设计.ppt.Convertor
第九章 DFT可测性设计DFT基本原理扫描技术芯片内装自测试特征分析“可测性设计”的基本原理强调的是设计目标的核心是可测性。
设计中的测试逻辑扮演着两个角色。
帮助设计者排除一个芯片的设计缺陷捕获芯片在物理上的缺陷问题（1）帮助设计者排除一个芯片的设计缺陷：这些设计缺陷所引起的问题是芯片也可能会按照设计者所设计的功能运行，但这个芯片一旦用到系统的时候，就不会正常的工作。
（2）捕获芯片在物理上的缺陷问题：物理上的缺陷问题通常在生产过程中表现出来，但有时候某些处于边沿极限的问题，只有当芯片在工作现场运行了一段时间之后才会出现。
有些时候，同样的测试逻辑能够同时担任两个角色，但有些时候，这两个角色需要不同的测试结构来担任。
一般来说，我们都采用10/10原则进行可测性设计。
测试电路的规模不要超过整个FPGA逻辑电路的10％花费在设计和仿真测试逻辑上的时间不应超过设计整个逻辑电路所花时间的10％1、测试备用逻辑备用逻辑一般用于需要连续不断工作的系统而不能出现故障。
军事系统和银行系统就是典型的例子。
在这类系统中，逻辑电路是双重双倍的。
在备用硬件电路后面有一个电路装置，用于比较各个备用电路的输出。
这些系统常常有三个备用电路模块，如果一个模块失效，那么另外两个模块还可以正常的工作。
比较电路也被称为表决逻辑，因为它比较来自于三个备用模块的信号，然后判决出相一致的多数信号是正确的值。
2、如何测试备用逻辑测试备用逻辑是一个独立的问题，图9-1（a）显示了一个具有备用逻辑电路的电路图结构。
图9-1 测试备用逻辑然而，因为此电路是不可测试的，所以其用途并不是很有用。
如果存在一个设计缺陷，或者是芯片在起运之前就出现了物理性的故障，备用逻辑都不能很好的发现这些问题。
如果某一个问题发生在故障的现场，那么运行的芯片就只能产生错误的结果―――一个不正确的备用逻辑将无法避免这个故障的发生。
图9-1（b）显示了如何为一个测试目的而对图9-1（a）所做的改进。
可测性设计
七、边界扫描技术
七、边界扫描技术
边界扫描的整体结构如下图所示：
1.具有4或5个引 脚的测试存取通 道TAP;
2.一组边界扫描 寄存器,指令寄存 器IR，数据寄存 器DR；
3.一个TAP控制 器。
八、随机逻辑的内建自测试设计
随机逻辑内建自测试是将测试作为电路自 身的一部分，将测试矢量生成电路及测试响应 分析逻辑置入电路的内部，使具有BIST（内建 自测试）功能的电路无须外部支持即可以产生 测试激励、分析测试响应。内建自测试一般包 括测试矢量生成电路（激励）、特征分析电路、 比较分析电路，存储特征符号的ROM（ReadOnly Memory）和测试控制电路，一般结构如 下图所示。
五、可测性设计的分类
专项设计：即按功能基本要求，采取一些比较 简单易行的措施，使所设计电路的可靠性得到 提高。它是针对一个已成型的电路设计中的测 试问题而提出来的。它采用传统的方法对电路 某些部分进行迭代设计，以提高可测试性。
结构设计：是从设计一开始就建立测试结构， 每个子电路都具有嵌入式测试的特征。它是根 据可测性设计的一般规则和基本模式来进行电 路的功能设计，主要包括扫描技术和内建自测 试两种测试技术。
九、嵌入式存储器的内建自测试设计
十、结束语
目前装备系统和芯片的复杂化有加快增长 的趋势，而当今能掌握的测试诊断方法面对复 杂性增长如此迅速系统的测试验证几乎处于 “无解”的状态，因此采用可测性设计技术简 化复杂测试问题成为一种必然的选择，为可测 性设计技术提供了良好的发展前景，然而，目 前可测性设计技术在理论和应用环节上仍存在 很多制约其发展的难点和技术问题，尚远不能 满足复杂性增长对测试验证的需求。在未来的 工作中，还应不断的进行完善。
六、专项可测性设计
可测试性设计
边界扫描电路也可用于对板上芯片进行故障检测，但由于这 种测试方法要将所有的并行输入/输出数据串行化，测试向量 将十分长，故此方法一般只用于在板级系统调试时对怀疑失 效的集成电路的测试。 14
Boundary Scan Cells attached to every pin
Test Access Port (TAP) coCore logic
TAP
TDO
Four pin interface drives all tests
TCK TMS
图1 具有边界扫描结构的IC
15
PCB
Sh or t t o Vc c
Core logic T AP
So ld er Br id ge
Core logic T AP
TDI
JTAG TAP
7.2.2.1.1 全扫描技术（Full Scan） 全扫描设计就是将电路中的所有触发器用特殊设计的具有扫 描功能的触发器代替，使其在测试时链接成一个或几个移位 寄存器，这样，电路分成了可以分别进行测试的纯组合电路 和移位寄存器，电路中的所有状态可以直接从原始输入和输 出端得到控制和观察。 这样的设计将时序电路的测试生成简化成组合电路的测试生 成，由于组合电路的测试生成算法目前已经比较完善，并且 在测试自动生成方面比时序电路的测试生成容易得多，因此 大大降低了测试生成的难度。 已有的全扫描测试设计技术包括： 1、1975年由日本NEC公司开发的采用多路数据触发器结构的扫描 通路法（Scan Path），其中的时序元件为可扫描的无竞争D 型触发器。采用扫描通路法测试的芯片，必须采用同步时序。
总线结构类似于分块法，在专用IC 可测性设计中十 分有用，它将电路分成若干个功能块，并且与总线相 连。可以通过总线测试各个功能块，改进各功能块的 可测性。但这种方法不能检测总线自身的故障。 特定技术的一个主要困难在于它需要在电路中每个测 试点附加可控的输入端和可观察的输出端，因此增加 了附加的连线。 而后期的DFT 技术——结构化设计方法——则不同， 它对电路结构作总体上的考虑，可以访问电路内部节 点；按照一定的设计规则进行电路设计，只增加了用 于测试的内部逻辑电路，因而具有通用性。
ASIC可测性设计
四、可测性设计随着集成电路规模的不断扩大，传统的设计和测试分离的方法导致一些不可预见问题的同时也增加了产品的研发周期，已经不再适用于实际生产。
因此要求设计人员在设计系统和电路的过程中就必须要考虑可测试性问题――即衡量电路的标准不仅仅是功能是否实现，设计所用单元的多少，而且要求电路是否可测试，测试的故障覆盖率是多少，这就是可测性设计。
可测性设计满足了制造的要求（制造缺陷导致芯片测试必不可少），产品质量的要求（测试质量严重影响产品的质量），缩短产品上市时间的要求（自动化程度大大提高），降低测试成本的要求，因此是历史的必然选择。
实现可测性的方法有很多种，在这里介绍一下扫描的方法：扫描结构的基本原理，在高频RFID 标签芯片的可测性设计过程中所遇到的可测性问题及解决方法。
1. 扫描的思想扫描的思想是将设计中的时序单元用特定的可扫描专用单元来代替，并将其在测试的时候链接起来实现移位寄存器的功能，将测试向量从输入端口移入，在输出端口移出，对结果进行分析，从而实现可控性和可观察性，达到测试芯片内部节点的目的。
可扫描专用单元共有4种，即多路选择器型、专用时钟型、电平敏感型、辅助时钟型。
每一种都有自己的特征和适用范围，在此芯片中采用的就是多路选择器型类型可扫描专用单元。
2. 扫描电路结构由于时序电路的状态不仅跟当前状态有关，也跟前一时刻的状态有关，因此时序电路的测试比组合电路要复杂的多。
扫描的思想是把时序电路链接成扫描链，与组合电路分开。
如图(13)所示，C 是组合电路，Scan cell 是时序单元，已经链接成扫描链。
Scan_in ，Scan_out 是扫描输入，输出端。
测试向量由Scan_in 输入，通过扫描链移至电路内部，从寄存器的输出端Virtual input 和原始输入端Primary input 进入组合电路。
进入组合电路C 以后，内部状态送至原始输出端Primary output 和寄存器的输入端Virtual output ，送至Virtual output 的再通过扫描链移出至扫描输出端Scan_out 。
可测性设计及DFT软件的使用
可测性设计及DFT软件的使用可测性设计是指在集成电路设计过程中，考虑到测试的需求和限制，通过特定的设计技术和方法，提高电路的测试覆盖率和测试质量。
DFT （Design for Testability）软件是用于实施可测性设计的工具，可以帮助设计工程师分析和优化设计，以满足测试要求。
可测性设计的目的是为了确保设计中的各个模块都能够被有效测试，以提高故障的发现概率。
在芯片设计中，由于电路越来越复杂，测试变得更加困难，因此需要采取可测性设计来解决这一问题。
可测性设计技术主要有以下几种：1. 扫描设计：通过插入扫描链（Scan Chain）在设计中，可以将芯片状态以串行链的形式移出到外部，然后通过向扫描链输入测试向量，将测试信号直接送入到芯片内部，从而避免了复杂的测试模式生成。
2.随机模式生成：使用随机模式生成器产生大量高质量的测试模式，并增加测试模式的多样性，提高测试覆盖率。
3.冗余设计：通过增加冗余逻辑或器件，提高故障的可检测性。
例如，在存储器设计中，可以增加冗余的存储单元来修复故障。
4.割线测试：通过在设计中插入特定的割线，将电路分割成可独立测试的模块，从而提高测试的效率和灵活性。
DFT软件是用于实施可测性设计的工具，可以帮助设计工程师分析和优化设计，以满足测试要求。
主要功能包括：1.扫描链生成与优化：DFT软件可以自动生成扫描链，并根据测试目标对扫描链进行优化。
它还可以按照指定的扫描链长度进行荷载分析，以确定扫描链的最佳长度。
2.灵活的测试模式生成：DFT软件可以根据设计规范和测试要求，生成高质量的测试模式，并提供多种测试模式生成方法，如随机模式生成和割线测试。
3.冗余设计分析：DFT软件可以快速分析设计中的冗余元件，并根据故障覆盖率和面积开销等指标，提供最佳的冗余设计方案。
4.测试覆盖率评估：DFT软件可以评估测试向量对设计中故障的覆盖率，并根据测试覆盖率结果，优化测试向量生成策略。
5.割线分析：DFT软件可以对割线进行分析，并根据割线的特性和测试需求，优化割线的位置和数量。
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可测性设计-1
国内研究现状
国内开展测试性/BIT的研究与推广应用比国外晚、近年来进步速度快
▪ 开展测试性/BIT设计分析工作；开发测试性计算机辅助分析软件
▪ 开展了较系统的研究。除数字电路测试性/BIT领域外的文献：
系统级可测试性理论研究：[邵高平. 系统级可测试性设计的研 究[J]；[申宇皓等. 系统级可测试性设计[J]] ……
航空设备和电子设备领域：[杨冬健等. 航空设备的测试性设计 和验证技术概述[J]]；[魏忠林等. 电子设备测试性设计及系统 划分的研究[J]]；[张向荣. 电子系统维修性,测试性分析与设计 方法讨论[J]；[王立梅等. 航空电子系统的测试性及仿真研究 [J]；[黄考利等. 地空导弹系统可测试性设计[后，半导体集成电路及数字技术迅速发展，设备诊 断能力、机内测试（BIT）成为测试性设计的重要内容， BIT技术 也成为改进电子设备维修性的重要途径，国外广泛开展了测试性 /BIT方面的研究：
▪ 1978.12：美国防部颁发《设备或系统的BIT、外部测试故障隔 离和测试性特性要求的验证及评价》（MIL-STD-471通告2）
系统可测性设计技术
第二部分
计划学时：总20 航空航天学院 何羚 heling@
前言
1 可测性是什么？ 2 相关技术发展历程 3 授课内容 4 要求和期望
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可测性设计-1
1. 什么是可测性（测试性）
定义
可测性（Testability，亦称测试性）：“系统及设备能及时、准确地确定 其工作状态(可工作、不可工作或工作性能下降)并隔离其内部故障的一种 设计特性”。通常用故障检测率(FDR)、故障隔离率(FIR)、虚警率(FAR) 度量。广义角度上，可测性的内涵主要包括：自动测试设备（Automatic Test Equipment，ATE）、机内测试（Built-In Test，BIT）
How
▪ 从规范开始：必须在规范中增加系统级测试要求，以增加可控性 和可观性。而后，将独立的测试要求转变为实际的软、硬件要求
▪ 系统划分：明确分离系统的功能和实际软、硬件的运行 ▪ 插入测试功能：单个模块测试→模块间交互测试→系统测试
设计规范与实际执行相分离是现代设计方法的基本原则
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可测性设计-1
2. 相关技术的发展历程
重要性
可测性与维修性、可靠性密切相关。具有良好的测试性将减少故障检测 及隔离时间，进而减少维修时间，改善维修性。系统可测性与系统可靠 性共同决定了系统的可信性
应用
测试性设计（DFT）是实现电子系统、电子设备故障检测和故障隔离的 重要手段，在复杂系统中的应用可极大地提高系统的可靠性、可维修性。 如要求系统具有高可靠性，测试性设计是系统开发的关键
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可测性设计-1
在系统设计过程中，应采用 怎样的设计思路和方法，才能最大 限度地为故障检测和诊断提供方便
，以提高系统的测试性水平？
本课程“可测性设计部分”所讨论的中心问题
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可测性设计-1
Stories about surviving from accidents...
前苏联：上升2号——人类首个太空英雄的戏剧经 历 美：阿波罗12号——雷神之吻 美：阿波罗13号——失败的成功 中：神舟七号——虚惊一场的假火灾 …………
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可测性设计-1
国内研究现状（续2）
目前国内测试性/BIT技术知识尚不够普及，软件工具开发和实用经 验方面与先进国家还有差距
▪ 大部分针对数字电路领域，对于军用装备以及航空航天等复杂 系统的系统级可测性设计的研究仍然嫌少
▪ 尤应在人工智能应用、计算机辅助工具开发和自动化测试性验 证技术方面开展研究
军用装备领域装备可测性设计与维修诊断一体化方面：[连光 耀等. 装备测试性设计关键技术研究[J]；[连光耀等. 复杂电子 装备智能测试性设计技术[J]；[连光耀等. 装备测试性设计与维 修诊断一体化关键技术研究[J] ……
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可测性设计-1
国内研究现状（续1）
在重要系统和设备研制中明确提出了测试性要求，使其 故障率降低、检测率提高，并延长全寿命周期、降低全 寿命周期费用
20世纪80年代以后，计算机部件小型化和集成化程度越来越高，可 测性设计和BIT技术迅速发展并获得广泛应用
▪ 1985：美国防部颁发《电子系统及设备的测试性大纲》（MILSTD-2165）→1993.2颁发《系统和设备的测试性大纲》（MILSTD-2165A）
▪ 美、英等国相继开展诊断和人工智能技术应用的研究，以提高 武器系统的故障诊断能力
▪ 80年代中期，对新研武器装备提出测试性设计要求； 90年代后期，对所有武器装备提出测试性要求，特 别是军用飞机上电子设备
▪ 国军标：《装备测试性大纲》（GJB-2547-95）、 《测试与诊断术语》（GJB-3385-98）等
▪ 行业标准：QJ-3050《航天产品故障模式、影响及危 害性分析指南》、QJ-3051《航天产品测试性设计准 则》等
20世纪 70年代
提出 “测试性
” 概念
F.Liour等. 设备自动测试性设计.1975年
20世纪 80年代 测试性成为与可 靠性、维修性并 列的独立学科
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在复杂系统、大型装备的研 制、生产和使用中，运用测试性 设计技术对系统进行总体测试性 分析、设计与验证，已经成为通 信、导航、航空航天等技术领域 的必然。
以航天产品为例，系统测试性设计存在的问题：
▪ 在顶层设计中对系统测试性有总体考虑，但缺乏明确的技术途 径，少有具体的设计要求和指标
▪ 部分分系统或单机的设计人员自发进行测试性设计，而非有系 统、有组织，未发挥系统测试性设计的优势
▪ 未形成系统的测试性工作流程，测试性设计研制程序与产品设 计不同步
▪ 未形成有效的测试性设计集成环境，设计中更多依赖于设计师 的重视程度、设计水平和经验
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可测性设计-1
Why & How DFT ?
Design For
Why
Testability
▪ 测试和评价复杂系统是困难的事。仅由输入/输出特性检测来评估 系统整体性能的方法不适于复杂系统
▪ 没有可测试性设计的后果：使用前难以发现产品的设计缺陷；工 作时难以检测和诊断故障
▪ 采用可测试性设计可增加系统的可靠性，提高产品质量，并减少 产品投放市场的时间及测试费用