第5章 典型组合逻辑电路
组合逻辑电路 常用组合逻辑电路
与非门
17
1
18
三、二-十进制优先编码器
19
4.3.2 译码器
译码： 编码的逆过程，将编码时赋予代码的 特定含义“翻译”出来。
译码器： 实现译码功能的电路。 常用的有：二进制译码器，二-十进制译码器，
显示译码器等
20
二进制译码器
输入
输
出
A2 A1 A0 Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0 0 0000000001
为了区分一系列不同的事物，将每个事物用一 个二进制代码表示，这就是编码。
实现编码的逻辑电路，称为编码器。 目前经常使用的编码器有普通编码器和优先编
码器两种。
2
（1） 普通编码器—8线-3线编码器
3
3位二进制编码器的真值表
输入
输出
I0 I1 I2 I3 I4 I5 I6 I7
10 0 0 0 0 0 0 01 0 0 0 0 0 0 00 1 0 0 0 0 0 00 0 1 0 0 0 0 00 0 0 1 0 0 0 00 0 0 0 1 0 0 00 0 0 0 0 1 0 00 0 0 0 0 0 1
低电平驱动
公共阴极
公共阳极
七段显示LED数码管 (a) 外形图 (b) 共阴型 (c) 共阳型
31
输
数字 A3
0
0
1
0
2
0
3
0
4
0
5
0
6
0
7
0
8
1
9
1
10 1
11 1
12 1
13 1
14 1
15 1
入
输
出
A2 A1 A0 Ya Yb Yc Yd Ye Yf Yg
常见的组合逻辑电路
常见的组合逻辑电路一、引言组合逻辑电路是由多个逻辑门组成的电路，它们根据输入信号的不同组合，产生不同的输出信号。
在现代电子技术中，组合逻辑电路被广泛应用于数字电路、计算机系统、通信系统等领域。
本文将介绍几种常见的组合逻辑电路及其工作原理。
二、多路选择器（MUX）多路选择器是一种常见的组合逻辑电路，它具有多个输入端和一个输出端。
根据控制信号的不同，选择器将其中一个输入信号传递到输出端。
例如，一个4选1多路选择器有4个输入端和1个输出端，根据2个控制信号可以选择其中一个输入信号输出。
多路选择器常用于数据选择、多输入运算等场合。
三、译码器（Decoder）译码器是一种将输入信号转换为对应输出信号的组合逻辑电路。
常见的译码器有2-4译码器、3-8译码器等。
以2-4译码器为例，它有2个输入信号和4个输出信号。
根据输入信号的不同组合，译码器将其中一个输出信号置为高电平，其他输出信号置为低电平。
译码器常用于地址译码、显示控制等应用。
四、加法器（Adder）加法器是一种用于实现数字加法运算的组合逻辑电路。
常见的加法器有半加器、全加器等。
半加器用于两个1位二进制数的相加，而全加器用于多位二进制数的相加。
加法器通过多个逻辑门的组合，将两个二进制数进行相加，并输出相应的和与进位。
加法器广泛应用于数字电路、计算机算术单元等领域。
五、比较器（Comparator）比较器是一种用于比较两个数字大小关系的组合逻辑电路。
常见的比较器有2位比较器、4位比较器等。
以2位比较器为例，它有两组输入信号和一个输出信号。
当两组输入信号相等时，输出信号为高电平；当第一组输入信号大于第二组输入信号时，输出信号为低电平。
比较器常用于数字大小判断、优先级编码等应用。
六、编码器（Encoder）编码器是一种将多个输入信号转换为对应输出信号的组合逻辑电路。
常见的编码器有2-4编码器、8-3编码器等。
以2-4编码器为例，它有2个输入信号和4个输出信号。
第5章 门电路与组合逻辑电路
二极管或门
（2-18）
5.3.2 二极管或门电路
共有22个逻辑状态
A B D1 D2 Y
Y AB
A B
≥1
Y
-12V
二极管或门
“或”门图形符号
（2-19）
5.3.3 三极管非门电路
共有2个逻辑状态
+12V +3V 嵌位二极管 D
YA
R1
A
R2
Y
A 1 0
Y 0 1
晶体管非门
（2-20）
5.3.3 三极管非门电路
+UCC S 围，而不是某个 特定的电压值。
R
+
0
+
0
_
ui
_
uo 低电 平 “ 0 ”
当 ui = 0 时，二极管导通，开关S闭合，uo=0，输出“0”；
（2-6）
5.2.2 半导体三极管的开关特性
+UCC IC RC 4 IC(mA ) 100A 80A 60A Q 3 6 9
IB
RB EB
＋
T UCE
UC C 3 RC
2
1
－
40A
20A IB=0 12 UCE(V)
1、放大状态 发射结正偏，集电结反偏。
UCC
I C βI B
（2-7）
5.2.2 半导体三极管的开关特性
+UCC IC RC 4 IC(mA ) 100A 80A 60A Q 3 6 9
IB
RB EB
＋
T UCE
（2-10）
5.2.2 半导体三极管的开关特性
+UCC IC RC 4 IC(mA ) 100A 80A 60A Q 3 6
组合逻辑电路(电子技术课件)
组合逻辑电路•组合逻辑电路的概述•组合逻辑电路的分析•组合逻辑电路的设计•常用的组合逻辑电路在数字电路中，数字电路可分为组合逻辑电路和时序逻辑电路两大类。
组合逻辑电路：输出仅由输入决定，与电路当前状态无关，电路结构中无反馈环路(无记忆)。
组合逻辑电路的概述1.特点(1)输入、输出之间没有反馈延迟通路；(2)电路中不含记忆元件；(3)电路任何时刻的输出仅取决于该时刻的输入，而与电路原来的状态无关。
2.描述组合电路逻辑功能的方法逻辑表达式、真值表、卡诺图、逻辑图、波形图。
组合逻辑电路的分析[例] 试分析下列组合逻辑电路的功能。
[例] 试分析下列组合逻辑电路的功能。
解：（1）根据给定的逻辑电路，写出所有输出逻辑函数表达式并对其进行变换：（2）根据化简后的逻辑函数表达式列出真值表，如表。
（3）逻辑功能评述该电路是一位二进制数比较器：当A>B时，L1=1；当A<B时，L3=1。
注意在确定该电路的逻辑功能时，输出函数L1、L2、L3不能分开考虑。
组合逻辑电路的设计1.组合逻辑电路设计的目的设计组合电路的目的是根据功能要求设计最佳电路。
即根据给出的实际问题，求出能够实现这一逻辑要求的最简的逻辑电路，这就是组合电路的设计，它是分析的逆过程。
2.设计组合电路的步骤：(1)分析设计要求；(2)根据功能要求列出真值表；(3)根据真值表利用卡诺图进行化简，得到最简逻辑表达式；(4)根据最简表达式画逻辑图。
[例]用与非门设计一个三变量“多数表决电路”。
解：（1）进行逻辑抽象，建立真值表：用A、B、C表示参加表决的输入变量，“1”代表赞成，“0”代表反对，用F表示表决结果，“1”代表多数赞成，“0”代表多数反对。
根据题意，列真值表如表。
（2）根据真值表写出逻辑函数的“最小项之和”表达式：（3）将上述表达式化简，并转换成与非形式：（4）根据逻辑函数表达式画出逻辑电路图，如图。
上述逻辑电路可以用74LS00芯片实现，74LS00为4个2输入与非门芯片，74LS00的逻辑符号和引脚图如图所示。
(完整版)第五章组合逻辑电路典型例题分析
第五章 组合逻辑电路典型例题分析第一部分：例题剖析例1．求以下电路的输出表达式：解：例2．由3线－8线译码器Ｔ4138构成的电路如图所示，请写出输出函数式．解：Y = AC BC ABC= AC +BC + ABC = C(AB) +CAB = C (AB) T4138的功能表&&Y 0 Y 1 Y 2 Y 3 Y 4 Y 5 Y 6 Y 7“1”T4138A B CA 2A 1A 0YaYbS 1 S 2 S 30 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1S 1S 2S 31 0 01 0 01 0 01 0 01 0 01 0 01 0 01 0 0A 2A 1A 0Y 0Y 1Y 2Y 3Y 4Y 5Y 6Y 70 1 1 1 1 1 1 11 0 1 1 1 1 1 11 1 0 1 1 1 1 11 1 1 0 1 1 1 11 1 1 1 0 1 1 11 1 1 1 1 0 1 11 1 1 1 1 1 0 11 1 1 1 1 1 1 0例3．分析如图电路，写出输出函数Ｚ的表达式。
CC4512为八选一数据选择器。
解：例4．某组合逻辑电路的真值表如下，试用最少数目的反相器和与非门实现电路。
（表中未出现的输入变量状态组合可作为约束项）CC4512的功能表A ⨯DIS INH 2A 1A 0Y1 ⨯0 10 00 00 00 00 00 00 00 0⨯⨯⨯⨯⨯0 0 00 0 10 1 00 1 11 0 0 1 0 11 1 01 1 1高阻态 0D 0D 1D 2D 3D 4D 5D 6D 7ZCC4512A 0A 1A 2D 0 D 1 D 2 D 3 D 4 D 5 D 6 D 7DIS INHD1DA B C D Y 0 0 0 0 10 0 0 1 00 0 1 0 10 0 1 1 00 1 0 0 0CD AB 00 01 11 1000 1 0 0 101 0 1 0 1 11 ××××10 0 1 ××AB第一步画卡诺图第三步画逻辑电路图例5．写出下面组合电路的输出表达式,分析逻辑功能。
组合逻辑电路
第五章 组合逻辑电路内容提要【熟悉】组合逻辑电路的特点(功能、结构)【掌握】组合逻辑电路的一般分析方法和设计方法【熟悉】常见的五种组合逻辑电路【掌握】中规模集成组合逻辑电路的应用(扩展与实现组合逻辑函数)【了解】组合逻辑电路中的竞争和险象一．一．网上导学二．二．本章小结三．三．典型例题四．四．习题答案网上导学一. 一. 组合逻辑电路的特点:p123功能：输出仅取决于该时刻的输入而与电路原状态无关(无记忆功能)；结构(无记忆元件,无反馈环路).二. 二. 组合逻辑电路的一般分析方法(组合逻辑电路图→求解逻辑功能):组合逻辑电路图→列出逻辑函数表达式(迭代法,由输入逐级向后推) →求标准表达式或简化的表达式(转换或化简) →列出相应的真值表→判断电路功能。
例5.2.1(异或门) P124分析图5.3.3逻辑电路1. 1. 迭代法求输出逻辑表达式,如图：图中,C=B A +,D=AB,用迭代法求出电路输出逻辑表达式 F=B A B A B A B A AB B A AB B A D C +=++=*+=++=+))(()(2.列出真值表(表5.2.1, P125)分析真值表可知该电路是一个异或门例2. 试分析下面电路1.由上图可知E=AB，D=AC，G=BC，迭代法得F=E+D+G=AB+AC+BC2. 列出相应的真值表由真值表可以看出,该逻辑电路是一个三人多数表决电路。
三. 三.组合逻辑电路的一般设计方法：根据设计要求(要实现的逻辑功能)→画出逻辑电路图.设计要求→列出真值表(确定输入、输出变量及它们的逻辑关系) →化简写出简化的逻辑表达式(→或转换成逻辑器件所需的表达形式)→画出逻辑图。
例5.3.1(多数表决器) P125。
举例：设计一个一位加法器(半加器)电路.1. 1.该电路有两个输入An、Bn和二个输出Sn和Cn,Sn=Bn An Bn An Bn An ⊕=+,Cn=An*Bn3. 3. 画出逻辑图四.组合逻辑电路中的竞争和险象：P126~P129 竞争：因门电路的传输时延而造成多路信号由于经过不同路径产生的时差现象；险象：由竞争产生的错误输出；检查(产生条件：输入存在互补变化；消除：添加冗余项.竞争(B=0)*消除方法：参考例5.4.3(P128)四. 四. 常见的五种组合逻辑电路：p129-p141着重于其功能和输出与输入的对应逻辑关系.1. 1. 编码：将输入信号转换成对应的数码信号；编码器：互斥输入，方块图、逻辑图P130功能表见表5.5.1(P129)优先编码，方块图、逻辑图 、功能表P131；2. 2.译码：将输入的码组翻译变换成对应的输出信号,是编码的逆过程；译码器：二进制译码器, 方块图、逻辑图；功能表见表5.5.3(P133)数字显示译码器：功能表见表5.5.5(P133)七段显示十进制数字十进制数字显示p133；十进制数码显示3.多路选择器：又叫数据选择器,在地址输入端的控制下从多路数据输入中选择一个送到公共输出端.方块图,逻辑图,功能表P134；由功能表可以写出其输出表达式：Y=3121111)()()()(DAADAADAADAA+++4选1多路选择器两种电路4.数值比较器：比较两个二进制数的大小。
组合逻辑电路举例
组合逻辑电路举例组合逻辑电路是由逻辑门和逻辑门之间的连接组成的电路，用于实现特定的逻辑功能。
下面列举了十个常见的组合逻辑电路。
1. 与门（AND Gate）：与门有两个或多个输入信号和一个输出信号。
当所有输入信号都为高电平时，输出信号为高电平；否则输出信号为低电平。
2. 或门（OR Gate）：或门有两个或多个输入信号和一个输出信号。
当任意一个输入信号为高电平时，输出信号为高电平；只有当所有输入信号都为低电平时，输出信号才为低电平。
3. 非门（NOT Gate）：非门只有一个输入信号和一个输出信号。
当输入信号为高电平时，输出信号为低电平；当输入信号为低电平时，输出信号为高电平。
4. 与非门（NAND Gate）：与非门是与门的输出信号经过非门得到的结果。
当所有输入信号都为高电平时，输出信号为低电平；否则输出信号为高电平。
5. 或非门（NOR Gate）：或非门是或门的输出信号经过非门得到的结果。
当任意一个输入信号为高电平时，输出信号为低电平；只有当所有输入信号都为低电平时，输出信号才为高电平。
6. 异或门（XOR Gate）：异或门有两个输入信号和一个输出信号。
当两个输入信号相同时，输出信号为低电平；当两个输入信号不同时，输出信号为高电平。
7. 三态门（Tri-state Gate）：三态门有一个控制信号和一个数据信号，以及一个输出信号。
当控制信号为高电平时，输出信号等于数据信号；当控制信号为低电平时，输出信号为高阻态。
8. 选择器（Multiplexer）：选择器有多个输入信号和一个控制信号，以及一个输出信号。
根据控制信号的不同，将特定的输入信号输出到输出端。
9. 解码器（Decoder）：解码器有多个输入信号和多个输出信号。
根据输入信号的不同，将特定的输出信号置为高电平，其余输出信号为低电平。
10. 加法器（Adder）：加法器用于实现二进制数字的加法运算。
它有两个输入信号和一个进位输入信号，以及一个输出信号和一个进位输出信号。
计算机中常用组合逻辑电路(共87张PPT)
三、译码器和编码器
二 进制译码器
译 码 二-十进制译码器 器
显示译码器
二进制编码器
编 码 器
二-十进制编码器
1、译码器
把代码状态的特定含义翻译出来的过程称 为译码，实现译码操作的电路称为译码器。
译码器就是把一种代码转换为另一种代码的电路。
1）二进制译码器
设二进制译码器的输入端为n个，则输出端为2n个，且 对应于输入代码的每一种状态，2n个输出中只有一
用两片74LS85比较八位数时，高四位的输出就是八位 数比较结果的输出。
低四位片输出接到高四位片的级联输入，从而高四 位相等时，高四位的输出取决于级联输入—低四位 的比较结果。
实现逻辑图
A3
A2
A1 74LS85
A0 (1) A>B
B3
A=B
B2
A<B
B1
B0 a>b a=b a<b
A3
A2 A1 74LS85 A0 (2) A>B
CO
Ci
Ci AiBi
半加器符号
2）全加器
能对两个1位二进制数进行相加并考虑低位来的进位，即相当于3 个1位二进制数相加，求得和及进位的逻辑电路称为全加器。
A i B i C i-1 000 001 010
Si Ci 00 10 10
AiBi
Ci-1
00 01 11 10
00 1 0 1
11 0 1 0
(Ai Bi)AiBi
(Ai Bi)AiBi
逻辑图：
(Ai<Bi) (Ai=Bi) (Ai>Bi)
&
≥1
&
&&
1
常见的组合逻辑电路
常见的组合逻辑电路组合逻辑电路指的是由多个逻辑门组成的电路，其输出只与输入信号的组合有关，而与输入信号的时间顺序无关。
在现代电子设备中，组合逻辑电路被广泛应用于数字电子系统的设计中。
下面将介绍几种常见的组合逻辑电路及其应用。
一、与门（AND Gate）与门是最基本的逻辑门之一，它只有当所有输入信号都为高电平时，输出才为高电平。
与门在数字电路中扮演着非常重要的角色，可以用于实现多个输入信号的复合判断。
在计算机的算术逻辑单元（ALU）中，与门经常用于进行逻辑运算。
二、或门（OR Gate）或门也是一种常见的逻辑门，它只要任意一个输入信号为高电平，输出就为高电平。
与门和或门可以相互组合使用，实现更复杂的逻辑运算。
或门常用于电子开关和电路选择器等应用中。
三、非门（NOT Gate）非门是最简单的逻辑门，它只有一个输入信号，输出信号是输入信号的反向。
非门常用于信号反转的场合，例如数字信号进行取反操作。
四、与非门（NAND Gate）与非门是由与门和非门组合而成的逻辑门，其输出是与门输出信号取反。
与非门的应用非常广泛，可以用于各种数字电路的设计中，例如计算机内存、固态硬盘等。
五、或非门（NOR Gate）或非门由或门和非门组合而成，其输出是或门输出信号取反。
与与非门类似，或非门也可以用于各种数字电路的设计中，例如译码器、比较器等。
六、异或门（XOR Gate）异或门是一种特殊的逻辑门，只有当输入信号中的奇数个为高电平时，输出为高电平；偶数个为高电平时，输出为低电平。
异或门在编码器、加法器以及数据传输方面有着重要的应用。
七、多路选择器（Multiplexer）多路选择器是一种可以根据选择信号选择不同输入信号的逻辑电路。
它可以将多个输入信号中的一个或多个输出至一个输出线上。
多路选择器可以在数字信号的选择和转换中起到关键作用。
八、译码器（Decoder）译码器是一种将多位输入信号转换为多位输出信号的逻辑电路。
它可以将某个特定的输入编码成高电平，从而实现对多个输入信号的解码和处理。
组合逻辑电路介绍课件
数字电子技术的发展趋势
集成化：芯片集成度越来越高，功 能越来越强大
智能化：人工智能、机器学习等技术 的应用，使数字电子技术更加智能化
网络化：物联网、5G等网络技术的 发展，使数字电子技术更加网络化
绿色化：节能、环保、低功耗等技术 的发展，使数字电子技术更加绿色化
组合逻辑电路的未来应用
集成电路的 发展：随着 集成电路技 术的进步， 组合逻辑电 路的应用将 更加广泛。
1 的组合逻辑电路， 用于实现两个二进 制数相加的操作。
2 加法器的输入是两 个二进制数，输出 是相加的结果。
加法器可以分为半加 器和全加器，半加器
3 只能实现两个一位二 进制数相加，全加器 可以实现两个多位二 进制数相加。
4 加法器在计算机、 电子设备等领域有 着广泛的应用。
编码器
编码器是一种将输入信号转换 01 为二进制代码的组合逻辑电路。
功能实现：通过组 合逻辑电路可以实 现各种逻辑功能
电路类型：包括组 合逻辑电路和时序 逻辑电路，组合逻 辑电路只处理当前 输入信号，不涉及 时序问题。
组合逻辑电路的应用
数字电路：用于 实现各种数字逻 辑功能，如加法 器、乘法器等。
计算机：用于实 现计算机的算术
逻辑单元 （ALU）、控制
器等。
通信系统：用于 实现信号的编码、 解码、调制、解
物联网技术 的应用：组 合逻辑电路 将在物联网 设备中发挥 重要作用， 实现设备的 智能化和网 络化。
人工智能技 术的应用： 组合逻辑电 路将在人工 智能领域发 挥重要作用， 实现机器的 智能化和自 主化。
生物技术的 应用：组合 逻辑电路将 在生物技术 领域发挥重 要作用，实 现生物技术 的智能化和 自动化。
第五章 组合逻辑电路
7
三．数据选择器的应用 1．数据选择器的扩展 作为一种集成器件，最大规模的数据选择器是 16选1 。 如果需要更大规模的数据选择器，可通过扩展实现。
用 74LS153 扩展成的 8 选 1 的数据选择器电路如图 2.13 所 示。当 A2=0 时，左 4 选 1 数据选择工作，通过 A1A0 选择 D0 、 D1 、 D2 、 D3 中的一个由 1Y 输出到 Y 。当 A2=1 时，右 4 选 1 数据选择工作，通过 A1A0 选择 D4 、 D5 、 D6 、 D7 中的一个 由2Y输出到Y。 若采用74LS253，则将1Y和2Y直接连接即可。以此类推， 两片8选1的数据选择器可以扩展为16选1，两片16选1可以 扩展为32选1数据选择器。
& A B C & P & & Ý 1 ¡ L
解：（1）由逻辑图逐级写出逻辑表达式。
P ABC
L AP BP CP A ABC B ABC C ABC
（2）化简与变换。
L ABC( A B C) ABC A B C ABC ABC
（3）由表达式列出真值表 （4）逻辑功能分析 可知，当 A 、 B 、 C 三个变 量不一致时，输出为“ 1” ， 该电路称为“不一致电路”
F ( X , Y , Z ) m(1,2,3,4,5,6)
解法 1 ：作逻辑函数 的真值表（由于此时做 成 表 2.7 的 形 式 有 一 定 困 难 ， 可 以 写 成 表 2.8 的形式）
设A1=X；A0=Y；由真 值表，并比较Z与L的关 系可得：D0=Z， D1=D2=1，D3= Z 。 （逻辑图略）
二．组合逻辑电路框图表示
任一组合逻辑电路均可以由以下逻辑框图表示。
数电 第5章 组合逻辑电路
D0 S1S0 00 S3S2 00 01 11 10 1 1 1 0
01 1 1 1 0
11 1 1 0 0
10 1 1 0 0
INT0 S1S0 00 S3S2 00 01 11 10 1 1 1 1
01 1 1 1 1
11 1 1 0 1
10 1 1 1 1
D1 S3 S2 S3 S2 D0 S3 S2 S1 INT0 S3 S2 S1S0 S3 S2 S1 S0
第5章 组合逻辑电路
5.1 引言 5.2 组合逻辑电路的分析与设计 5.3 加法器 5.4 编码器 5.5 译码器 5.6 数据选择器 5.7 数码比较器 5.8 竞争与冒险
5.1 引言
组合逻辑电路——逻辑电路任何一时刻的输入仅由该时刻的输入 所决定。 时序逻辑电路——逻辑电路某一时刻的输出不仅由该时刻的输入 所决定，而且与过去的输出有关。
(2) 列出电路的真值表。
(3) 根据真值表写出逻辑说明
“不一致电路”或“一致性判别电路
1. 判断已知逻辑电路的性质。组合逻辑电路仅由逻辑门构成， 信号从电路的输入侧向输出侧单方向传输，不存在反馈。 2. 写出电路的逻辑函数表达式。根据逻辑电路图，得到描述电 路输出与输入变量之间逻辑关系的函数式。
例4电路的真值表 A B C F
F A
BC 0 1
00 1 1
01 1 0
11 0 0
10
0
0 0 0 1 1 1 1
ห้องสมุดไป่ตู้
0
0 1 1 0 0 1 1
0
1 0 1 0 1 0 1
1
1 0 1 0 0
组合逻辑电路
工
程
应
用
对于共阴极数码管，与其配套的显示译码集成电路的输出端Ya~Yg必须是
低电平有效的，对于共阳极数码管，与其配套的显示译码集成电路的输出端 Ya~Yg应为高电平有效的。 装接显示译码器时，若出现数码管没有任何显示的故障，应先检查数码 管的公共端有没有漏接线，消隐控制端的电平设置是否正确；其次应检查数码 管与显示译码集成电路是否配套。 数码管的显示若出现缺段的故障，应先查显示译码集成电路与数码管的 连接是否良好；其次可通过替换数码管以确定器件是否良好；若数码管没问题， 则是译码集成电路有问题，应更换之。
4LSl47集成电路引脚功能图
第三节 译码器
译码的功能是把某种代码“翻译”成一个相应的输出信 号，例如把编码器产生的二进制码复原为原来的十进制数 就是一个典型的应用。
一 、通用 译码 器
通用译码器常用的有二进制译码器、二一十进制译码器。
1 ． 二进制译码器
（ 1 ）类型 将二进制码按其原意翻译成相应的输出信号 的 电 路 ， 称 为 二 进 制 译 码 器 。 2—4 线 译 码 器 ， 即 有 2 条 输 入 线 A 0 、 A 1 ， 有 4 种 输 入 信 息 00 、 01 、 10 、 11 ， 输 出 的 4 条线 Y 0 ～ Y 3 分别代表 0 、 1 、 2 、 3 四个数字。
3位二进制编码器示意图
3 位二进制编码器的逻辑 函数表达式 ：
Y 0= I 1+ I 3+ I 5+ I 7 Y 1= I 2+ I 3+ I 6+ I 7 Y 2= I 4+ I 5+ I 6+ I 7 普 通 编 码 器 在任何 时刻只 能对 0 、 1 、 2 、 … 、 7 中的一 个输入 信 号 进 行 编 号，不 允许同 时输 入两个1。
《组合逻辑电路设计》课件
目录
• 组合逻辑电路概述 • 组合逻辑电路设计方法 • 常用组合逻辑电路设计 • 组合逻辑电路的分析 • 组合逻辑电路的实现
01 组合逻辑电路概 述
组合逻辑电路的定义
01
02
03
组合逻辑电路
由门电路组成的数字电路 ，其输出仅与当前的输入 有关，而与之前的输入无 关。
04 组合逻辑电路的 分析
组合逻辑电路的分析步骤
确定输入和输出变量
首先需要确定组合逻辑电路的输入和 输出变量，以便了解电路的功能需求 。
பைடு நூலகம்
列出真值表
根据输入和输出变量的取值，列出组 合逻辑电路的真值表，以便了解电路 在不同输入下的输出情况。
化简逻辑表达式
根据真值表，化简输出函数的逻辑表 达式，以便了解电路的逻辑关系。
分析电路的完备性
检查电路是否实现了所需的功能，并 确定是否存在冗余的元件或不必要的 电路结构。
组合逻辑电路的分析实例
实例一
2-2=1的组合逻辑电路：该电路有两个输入 变量A和B，一个输出变量Y，满足条件A和 B不同时为1时Y为0，其他情况下Y为1。通 过分析可以得出输出函数的逻辑表达式为 Y=A'B'+AB。
THANKS
感谢观看
特点
无记忆功能，仅根据当前 的输入确定输出。
应用
如编码器、译码器、多路 选择器等。
组合逻辑电路的基本组成
门电路
是构成组合逻辑电路的基本单元，如AND门、OR 门、NOT门等。
输入和输出
组合逻辑电路有多个输入和输出，输入用于接收 外部信号，输出用于传递处理后的信号。
连线
连接门电路，将输入与输出连接起来，实现信号 的传递和处理。
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
I I 4 5 7 I 1 6 2 I I I 0 3 I I I 9 8 I 图P5.7 图P5.8第5章 组合逻辑电路应用习题55.1 设计一个10线-4线编码器，输出为8421BCD 码。
5.2 试用2片8线-3线优先编码器74148，设计一个10线-4线优先编码器。
连接时允许附加必要的门电路。
5.3 试分析图P5.3所示电路的功能（74148为8线-3线优先编码器）。
5.4 分析图P5.4所示电路的功能。
5.5 用2片3线-8线译码器74138，组成4线-16线译码器。
5.6 某一个8421BCD 码七段荧光数码管译码电路的e 段部分出了故障，为使数码管能正确地显示0～9十种状态，现要求单独设计一个用与非门组成的e 段译码器。
已知共阳极数码管如图P5.6所示。
5.7 分析图P5.7所示电路的功能（74148为8线-3线优先编码器）。
5.8 画出用两片4线-16线译码器74154组成5线-32译码器的接线图。
图P5.8是74154的符号，S A 和S B 是两个控制端（亦称片选端），译码器工作时应使S A 和S B 同时为低电平，当输入信号A 3A 2A 1A 0为0000到1111共16种状态时，输出端从Y 0到Y 15依次给出低电平输出信号。
图P5. 4图P5.6图P5.35.9 设计一个编码转换器，将三位2进制码转换为循环码。
5.10 某医院的某层有6个病房和一个大夫值班室，每个病房有一个按扭，在大夫值班室有一个优先编码器电路，该电路可以用数码管显示病房的编码。
各个房间按病人病情严重程度不同分类，1号房间病人病情最重，病情按房间号依次降低，6号房间病情最轻。
试设计一个呼叫装置，该装置按病人的病情严重程度呼叫大夫，若两个或两个以上的病人同时呼叫大夫，则只显示病情最重病人的呼叫。
5.11 设计一个电话机信号控制电路。
电路有I 0（火警）、I 1（盗警）和I 2（日常业务）三种输入信号，通过排队电路分别从Y 0、Y 1、Y 2输出，在同一时间只能有一个信号通过。
如果同时有两个以上信号出现时，应首先接通火警信号，其次为盗警信号，最后是日常业务信号。
试按照上述轻重缓急设计该信号控制电路。
要求用集成门电路7400（每片含4个2输入端与非门）实现。
5.12 试用一片3线-8线译码器T3138，实现下列逻辑函数（可使用必要的门电路）： （1）B A L =1 （2）B A AB L +=2 （3）C B A L ⊕⊕=35.13 用4路数据选择器实现下列函数: (1) ∑=)5,4,2,0(),,(1m C B A L (2) ∑=)7,5,3,1(),,(2m C B A L （3）∑=)7,5,2,0(),,(3m C B A L （4）∏=)3,2,0(),,(4M C B A L5.14 用8路数据选择器实现下列函数： (1) ∑=)15,13,10,8,7,5,2,0(),,,(1m D C B A L (2) ∑=)12,10,9,5,4,3,0(),,,(2m D C B A L(3) C B AB C B A L +=),,(35.15 将四选一数据选择器，扩展为16选一数据选择器。
5.16 用3线-8线译码器74138和8选1数据选择器74151和少量与非门实现组合逻辑电路。
当控制变量C 2C 1C 0=000时，F=0；C 2C 1C 0=001时，F=ABC ；C 2C 1C 0=010时，F=A+B+C ；C 2C 1C 0=011时，F=ABC ；C 2C 1C 0=100时，F=C B A ++；C 2C 1C 0=101时，F=C B A ⊕⊕；C 2C 1C 0=110时，F=AB+AC+BC ；C 2C 1C 0=111时，F=1。
画出电路图。
5.17 分析图P5.17所示电路的工作原理，说明电路的功能。
5.18 利用3线-8线译码器74138设计一个一位全加器。
5.19 用4位加法器T1283和必要的门电路，实现4位减法器。
5.20 试用一片3线-8线译码器74138和两个四输入与非门构成一位全减器。
5.21 试用3个一位全加器实现下列逻辑函数； （1）∑=)7,4,2,1(),,(1m C B A L （2）∏=)7,6,4,2,1,0(),,(2M C B A L5.22 已知输入为8421码2-10进制数，要求当输入小于5时，输出为输入数加2，当输入大于、等于5时，输出为输入数加4。
试用一片中规模集成4位2进制全加器74LS283（如图P5.22所示）及与或非门、非门实现电路。
请画出逻辑图。
5.23 试用一片4位2进制全加器74LS283将余3码转换成8421码。
5.1解：设输入9I ,8I …0I 分别表示十进制数码9，8…0，输出3Y ,2Y ,1Y ,0Y 分别表示8421BCD 码的4个二进制位。
输入低电平有效的编码器真值表如下：图P5.22图P5.17X 2 X 1 X 0 Z 2 Z 1 Z 0得到最简逻辑函数为：893Y =I +I 89=I I 27654Y I I I I = 17632Y I I I I = 5.2线-3的2101Y Y Y ===，31EX Z Y ==,0F Y =,导致1U 对76,A A 进行优先编码，且与门的输出为1U 的编码输出，所以，3210Z Z Z Z 的值在1000—1010之间,1F Z =。
5.3解：由题知0EI =当2A ,3A ...9A 中有逻辑0时，则：则1U 对它们进行优先编码，且1U 的1F Y =，导致2U 的输出全为1，与门的输出为1U 的编码输出，所以3L 2L 1L 0L 的值在0000—0111之间，1F Y =。
如果2A ,3A ...9A 全为逻辑1，则1U 的2101Y Y Y ===，31EX L Y ==,0F Y =,导致2U 对10,A A 进行优先编码，且与门的输出为2U 的编码输出，所以，3L 2L 1L 0L 的值在1000—1010之间,1F Y =。
5.4==++=∙∙Y Y AD ABC BCD AD ABC BCD用逻辑图如下：取第一片的A S ,B S 两个控制端作为015Y Y ，取第二片的A S ,B S 两个控制端作为4A ，将两片的0A ,1A ,2A ,3A 一一对应并联，并将第一片的输出0Y 端作为5线—32线译码器的输出端0Y ，取第二片的输出端15Y 作为5线—32线译码器的输出端31Y 。
画出逻辑图如下：（2）由真值表得到最小项表达式：22102(,,)(4,5,6,7)G B B B m B ==∑(2)由真值表写出逻辑表达式：00L I = 10L I I = 2012L I I I = 据与非门设计要求得：00L I = 10L I I = 2012L I I I = (3)画出逻辑图如下：根据函数表达式可知令C C D D ====3210D D ,画出电路逻辑图如下所示：A B D0D1D2D3S A1A0Y Y741531C（4）选择A 、B 变量作为数据选择器的地址变量，令A=A 1，B=A 0将函数进行形式变换1m C m BC A C B A C B A )C B C)(A B C)(A B (A )3,2,0(),,(104∙+∙=++=++++++==∏M C B A L根据函数表达式可知令D 3=D 2=0 C D D ==01 1,画出电路逻辑图如下所示：A BD0D1D2D3S A1A0Y Y741531+5C1L 3L 4D0 D1 D2 D3 D4 D5 D6 D7 A2 A1 A0 S Y Y741511DABC32L13576其逻辑电路图如下图所示：123A B CS1S2S3Y0Y1Y2Y3Y4Y5Y6Y774L S138＆＆+5Ci-1Bi AiSiCi 本位和进位5.19解：设减数为D 3D 2D 1D 0，被减数为A 3A 2A 1A 0,输出为S 3S 2S 1S 0。
C O =1，01230123B B B B D D D D =,C 3=0表示有借位信号。
逻辑电路图如下图所示A0S0A1S1A2S2A3S1B0B1B2B3C-1C374L S2831111+5D0D1D2D3A0A1A2A3借位0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 1 1 1 0 0 1 1 0 1 0 1 0 0 0 1 0 0 0 1 0 0表中不可能出现的六种状态未列出，利用卡诺图，并充分利用无关项化简可得 被加数与加数之间的逻辑关系如下：21120232030A AB B B B B A A A =++===逻辑电路图如下所示：A0S0A1S1A2S2A3S1B0B1B2B3C-1C374L S2831+5＆≥1进位B0B1B2B3432。