采样时钟抖动的原因及其对ADC信噪比的影响与抖动时钟电路设计
时钟抖动的4大根本原因及3种查看途径
时钟抖动的4大根本原因及3种查看途径时钟接口阈值区间附近的抖动会破坏ADC的时序。
例如，抖动会导致ADC在错误的时间采样，造成对模拟输入的误采样，并且降低器件的信噪比（SNR）。
降低抖动有很多不同的方法，但是，在get降低抖动的方法前我们必须找到抖动的根本原因！时钟抖动，why？时钟抖动的根本原因就是时钟和ADC之间的电路噪声。
随机抖动由随机噪声引起，主要随机噪声源包括· 热噪声(约翰逊或奈奎斯特噪声)，由载流子的布朗运动引起。
· 散粒噪声，与流经势垒的直流电流有关，该势垒不连续平滑，由载流子的单独流动引起的电流脉冲所造成。
· 闪烁噪声，出现在直流电流流动时。
该噪声由携带载流子的半导体中的陷阱引起，这些载流子在释放前通常会形成持续时间较短的直流电流。
· 爆裂噪声，也称爆米花噪声，由硅表面的污染或晶格错位造成，会随机采集或释放载流子。
查看时钟信号噪声，how？确定性抖动由干扰引起，会通过某些方式使阈值发生偏移，通常受器件本身特性限制。
查看时钟信号噪声通常有三种途径：时域、频域、相位域。
咳咳，敲黑板划重点，以上三种途径的具体方法如下↓↓↓时域图图1. 抖动的时域图时钟抖动是编码时钟的样本（不同周期）间的变化，包括外部和内部抖动。
抖动引起的满量程信噪比由以下公式得出举个栗子，频率为1 Ghz，抖动为100 FS均方根值时，信噪比为64 dB。
在时域中查看时，x轴方向的编码边沿变化会导致y轴误差，幅度取决于边沿的上升时间。
孔径抖动会在ADC输出产生误差，如图2所示。
抖动可能产生于内部的ADC、外部的采样时钟或接口电路。
图2. 孔径抖动和采样时钟抖动的影响图3显示抖动对信噪比的影响。
图中显示了5条线，分别代表不同的抖动值。
x轴是满量程模拟输入频率，y轴是由抖动引起的信噪比，有别于ADC总信噪比。
图3. 时钟抖动随模拟信号增大而提升信噪比由抖动引起的信噪比和有效位数(ENOB)的关系由以下公式定义：SNR = 6.02 N + 1.76 dB其中N =有效位数。
高速ADC时钟抖动及其影响的研究
高速ADC时钟抖动及其影响的研究
摘 要： 从ADC的输入信号及时钟源的自身参数着手，主要分析了输入信号幅值、频率、采样频率对时钟抖动及ADC信噪比的影响，根据ADC手册数据提供的信息给出了时钟抖动的计算方法，并对计算结果和实际测量结果进行分析比较，进一步提出了减少时钟抖动方法。关键词： 时钟抖动；SNR；频率
由式（2）可知，时钟抖动引起的信噪比与输入信号的频率 fin有关，随着输入信号频率 fin的增大，信噪比下降。也可知时钟抖动引起的信噪比与输入信号幅度 Ain无关，但由图2可以看出随着输入信号幅度 Ain的降低，时钟抖动Jitter随之减少，因而信噪比与时钟抖动Jitter密切相关。 ADC总噪声由热噪声、量化噪声和抖动三部分组成，如果假定所有的噪声源线性无关，则ADC的信噪比可以用式(3)表示。式(3)中，T表示热噪声在一个周期内的有效值平方，Q表示量化噪声在一个周期内的有效值的平方，这两项与输入信号的频率 fin无关，时钟抖动一个周期有效值的平方δ2则取决于输入信号频率 fin。如果要求ADC 在输入信号 fin较大时SNR高，则必须用抖动小的采样时钟。因此，在高速高精度ADC 的设计中,对时钟电路都采用特别的处理方法来降低时钟抖动，比如Maxim公司的Max104 等。 对于一个确定的ADC，当输入信号幅值 Ain低于一定值时，其信噪比主要取决于热噪声和量化噪声，这种情况下时钟抖动对其影响不大。图3所示为ADS5542工作在78 MSPS和230 MHz输入下的实际噪声基底。图3中的理论曲线是在加上250 fs的抖动和1LSB的热噪声下的条件下由式(2)计算得出的，由图可以看出理论曲线与实际测量的噪声基底曲线非常接近。表1所示为在不同的输入信号频率下的信噪比的大小。表中给出了两组数据，一组为实际测量的信噪比SNR，一组为由式(2)计算出来的信噪比SNR。表1中的测量值是在采样频率fs为60 MS/s，并假定抖动频率为200 fs的条件下测量出的数据。由表1可知，由式(2)估算出来的数据和实际测量的数据之间的误差较小，式(2)比较准确地表达了信噪比与输入信号频率之间的n、fS的关系 时钟信号启动采样保持器进行采样之前，采样保持电路的内部开关处于闭合状态，电容电压跟踪模拟输入信号的变化，时钟信号的一个边沿到来时开关打开，电容电压保持为该时刻的值。，该时刻的电压值为垂直虚线所对应的值，在Δt的采样时间内，产生了一个采样电压误差ΔV，该瞬时误差就是时钟抖动Jitter，采样电压误差的大小取决于输入电压波形。如果没有其他噪声信号，根据图2可以计算出抖动电压的大小和信噪比。如果图1的输入信号为幅值为Ain、频率为fin的正弦波，则采样电压的时钟抖动Jitter正比于输入电压在该时刻的斜率和采样时间。则一个周期的时钟抖动Jitter有效值的平方δ2为：
时钟抖动和相位噪声对采样系统的影响
时钟抖动和相位噪声对采样系统的影响作者：Brad Brannon系统的性能大多取决于时钟抖动规范，所以仔细评估是非常重要的。
随着直接中频采样的更高分辨力数据转换器的上市，系统设计师必须对低抖动时钟电路做出有助于性能与成本折衷的抉择。
制造商用来规定时钟抖动的很多传统方法并不适用于数据转换器，或者说，充其量也只能反映问题的一部分。
如果对时钟电路的规范和设计没有恰当的了解，你就不能实现这些数据转换器的最佳性能。
如果明智地选择时钟，一份简单的抖动规范几乎是不够的。
而重要的是，你要知道时钟噪声的带宽和频谱形状，才能在采样过程中适当地将它们考虑进去。
很多系统设计师对数据转换器时钟的相位噪声和抖动要求规定得不够高，几皮秒的时钟抖动很快就转换成信号路径上的数分贝损耗。
相反，有些设计师仅仅因为不清楚时钟噪声会对转换器、最终对他们的产品性能产生何种影响，可能会为一个昂贵的时钟源付出过多。
要注意的是，最昂贵的时钟发生器并不总是带来最佳的系统性能。
许多折衷方案均与时钟抖动、相位噪声和转换器性能有关。
一旦你了解了这些折衷方案，就能以最低的成本为应用系统选择最佳的时钟。
对于中频采样系统和射频采样系统来说，编码源的功能与其说像一个时钟，倒不如说更像一个本地振荡器。
很多设计师都希望制造商在频域内规定时钟要求，就像他们制作射频合成器时所做的那样。
尽管很难给出时钟抖动和相位噪声之间的直接相关性，但是，仍然有一些指导原则适用于根据时钟抖动或相位噪声来设计和选择编码源。
数据转换器的主要目的要么是由定期的时间采样产生模拟波形，要么是由一个模拟信号产生一系列定期的时间采样。
因此，采样时钟的稳定性是十分重要的。
从数据转换器的角度来看，这种不稳定性，亦即随机的时钟抖动，会在模数转换器何时对输入信号进行采样方面产生不确定性。
随机抖动具有高斯分布特征；事件的均方根时间值或标准偏差可确定这种随机抖动。
虽然有几种直接测量时钟抖动的方法，但在测量亚皮秒定时变化时，时钟稳定性的要求愈发严格，所以需要采用间接的测量方法。
采样时钟抖动的原因及其对ADC信噪比的影响与抖动时钟电路设计
采样时钟抖动的原因及其对ADC信噪比的影响与抖动时钟电路设计ADC是现代数字解调器和软件无线电接收机中连接模拟信号处理部分和数字信号处理部分的桥梁，其性能在很大程度上决定了接收机的整体性能。
在A/D转换过程中引入的噪声来源较多，主要包括热噪声、ADC电源的纹波、参考电平的纹波、采样时钟抖动引起的相位噪声以及量化错误引起的噪声等。
除由量化错误引入的噪声不可避免外，可以采取许多措施以减小到达ADC前的噪声功率，如采用噪声性能较好的放大器、合理的电路布局、合理设计采样时钟产生电路、合理设计ADC的供电以及采用退耦电容等。
本文主要讨论采样(a)12位ADC理想信噪比(b)AD9245实测信噪比图1 不同时钟抖动情形下12位ADC的信噪比示意图时钟抖动对ADC信噪比的影响采样时钟的抖动是一个短期的、非积累性变量，表示数字信号的实际定时位置与其理想位置的时间偏差。
时钟源产生的抖动会使ADC的内部电路错误地触发采样时间，结果造成模拟输入信号在幅度上的误采样，从而恶化ADC的信噪比。
在时钟抖动给定时，可以利用下面的公式计算出ADC的最大信噪比：根据公式(2)，图1分别给出了量化位数为12-bit时不同时钟抖动情形下ADC 理想信噪比和实测信噪比示意图。
由图1可以看出时钟的抖动对ADC信噪比性能的恶化影响是十分明显的，相同时种抖动情形下进入到ADC的信号频率越高，其性能恶化就越大，同一输入信号频率情形下，采样时钟抖动越大，则ADC信噪比性能恶化也越大。
对比图1中两个示意图可以看出实测的采样时钟抖动对ADC信噪比性能的影响同理论分析得到的结果是十分吻合的，这也证明了理论分析的正确性。
因此，在实际应用时不能完全依据理想的信噪比公式来选择A/D 转换芯片，而应该参考芯片制造商给出的实测性能曲线和所设计的采样时钟的抖动性能来合理选择适合设计需要的A/D转换芯片，并留出一定的设计裕量。
图2 一个实用的低抖动时钟产生电路两种实用的低抖动采样时钟产生电路时钟抖动的产生机制直接测量时钟抖动是比较困难的，一般采用间接测量的方法，为此本节首先给出时钟抖动的产生机制。
时钟和定时芯片降低抖动提高精度
时钟和定时芯片降低抖动提高精度时钟和定时芯片降低抖动提高精度时钟和定时芯片是现代电子产品中不可或缺的组成部分。
它们在各种应用中都具有重要的作用，如通信设备、计算机、汽车电子以及工业自动化等领域。
然而，由于各种因素的干扰，时钟和定时芯片在实际应用中可能会出现抖动问题，从而降低了精度。
本文将讨论抖动的原因以及如何通过各种方法来降低抖动，以提高时钟和定时芯片的精度。
一、抖动的原因抖动是指时钟或定时芯片在其理想频率周围产生的随机时间偏差。
其主要原因包括以下几个方面：1. 外部干扰：时钟和定时芯片可能会受到来自电源波动、信号干扰、温度变化等外部因素的干扰，从而导致抖动。
2. 设计缺陷：在时钟和定时芯片的设计中，可能存在电路设计不合理、布局问题或者材料质量等方面的缺陷，这些都可能对抖动产生影响。
3. 阻尼问题：时钟和定时芯片内部的振荡器可能存在阻尼不足的问题，从而导致抖动的产生。
4. 时钟信号传输问题：当时钟信号被传输到其他电路或系统时，可能会受到传输线路质量、噪声等因素的影响，从而引起抖动。
二、降低抖动的方法为了提高时钟和定时芯片的精度，需要采取相应的措施来降低抖动。
以下是几种常见的方法：1. 选择合适的振荡器：振荡器是时钟和定时芯片的关键组件，选择合适的振荡器对降低抖动至关重要。
一般而言，TCXO（温度补偿型晶体振荡器）和OCXO（精确温度补偿型晶体振荡器）具有较高的精度和稳定性，可用于要求较高精度的领域。
2. 优化电路设计：在时钟和定时芯片的设计过程中，需要注意电路的布局、功耗管理以及环境干扰等因素，优化电路设计可以有效减少抖动问题的发生。
3. 降低干扰影响：通过合理的防护措施，例如添加滤波电容、隔离干扰源等，可以有效降低外部干扰对时钟和定时芯片的抖动影响。
4. 传输线路优化：对于需要传输时钟信号的场景，应注意优化传输线路的设计，减少噪声干扰和信号失真，从而避免抖动问题的产生。
5. 使用校准技术：校准技术可以通过对时钟和定时芯片的输出进行实时校准，从而提高其精度和稳定性。
时钟抖动和相位噪声对数据采集的影响
SN R sig = 1. 76-
关系式:
+
= 2
Ts
1
f
4 s-
f
2 n
!
L
(
f
n)
sinc2 ( !!
f f
n ) df
s
n
( 5)
式( 5) 的积分可化为
∀ = 2
Ts
1
f
4 s
f n2 f n1
2f
2 n
!L
(
f
n
)
s
in
c2
(
!!
f f
n)
s
fn
( 6)
式( 4) ~ ( 6) 是 Zanchi 等人从矢量信号分析的
角度推导出的具有工程实用意义的普遍适用的相
SN R sig =
10
lg(
4!2
1 f
2 in
2)
t
( 8)
式( 8) 给出的是仅考虑时钟抖动时信噪比的
极限公式。可以看出, 时钟抖动增加一倍, 则采样
信噪比恶化 6. 02 dB。实际上, A/ D 变换器的信噪 比受 A/ D 的量化噪声、差分非线性、热噪声和时钟
相位噪声等诸多因素综合影响, 考虑这些因素, 信 噪比由式( 9) 给出[ 6] :
Key words: clock jitter; phase noise; A / D converter ; sig nal to no ise ratio; sampling clo ck
1 引言
在现代通信和雷达系统中, 数据采集 系统作 为连接模拟信号部分和数字信 号部分的桥梁, 其 性能在很大程度上决定着接收 机的整体性能; 在 A/ D 转换过程中引入的噪声来源较多, 主要包括 热噪声、A/ D 变换 器电源 的纹波、参考 电平的 纹 波、采样时钟的相位噪 声以及量化误差引 起的噪 声等。而随着中频( IF ) 数字接收机和百兆赫兹以 上频段的射频( RF ) 直接采样数字接收机的使用、 A/ D 变换器位数的增加以及采样频率的升高, 采 样时钟的抖动和相位噪声对采样系统的影响更加 显著: 时钟抖动降低了接收机输出的信噪比, 限制 了接收机的动态范围[ 1] 。本文通过对时钟抖动和 相位噪声之间的联系、时钟抖动对 A/ D 采样信噪 比的影响的分析, 详细 讨论了雷达采样系 统对时
时间抖动(jitter)的概念及其分析方法
时间抖动(jitter)的概念及其分析方法随着通信系统中的时钟速率迈入GHz级，抖动这个在模拟设计中十分关键的因素，也开始在数字设计领域中日益得到人们的重视。
在高速系统中，时钟或振荡器波形的时序误差会限制一个数字I/O接口的最大速率。
不仅如此，它还会导致通信链路的误码率增大，甚至限制A/D转换器的动态范围。
有资料表明在3G Hz以上的系统中，时间抖动（jitter）会导致码间干扰（ISI），造成传输误码率上升。
在此趋势下，高速数字设备的设计师们也开始更多地关注时序因素。
本文向数字设计师们介绍了抖动的基本概念，分析了它对系统性能的影响，并给出了能够将相位抖动降至最低的常用电路技术。
本文介绍了时间抖动（jitter）的概念及其分析方法。
在数字通信系统，特别是同步系统中，随着系统时钟频率的不断提高，时间抖动成为影响通信质量的关键因素。
关键字：时间抖动、jitter、相位噪声、测量时间抖动的概念在理想情况下，一个频率固定的完美的脉冲信号（以1MHz为例）的持续时间应该恰好是1us，每500n s有一个跳变沿。
但不幸的是，这种信号并不存在。
如图1所示，信号周期的长度总会有一定变化，从而导致下一个沿的到来时间不确定。
这种不确定就是抖动。
抖动是对信号时域变化的测量结果，它从本质上描述了信号周期距离其理想值偏离了多少。
在绝大多数文献和规范中，时间抖动（jitter）被定义为高速串行信号边沿到来时刻与理想时刻的偏差，所不同的是某些规范中将这种偏差中缓慢变化的成分称为时间游走（wander），而将变化较快的成分定义为时间抖动（jitter）。
图1 时间抖动示意图1．时间抖动的分类抖动有两种主要类型：确定性抖动和随机性抖动。
确定性抖动是由可识别的干扰信号造成的，这种抖动通常幅度有限，具备特定的（而非随机的）产生原因，而且不能进行统计分析。
随机抖动是指由较难预测的因素导致的时序变化。
例如，能够影响半导体晶体材料迁移率的温度因素，就可能造成载子流的随机变化。
时钟抖动对A／D变换器采样性能的影响
时钟抖动对A／D变换器采样性能的影响【摘要】时钟抖动时是影响ADC性能指标的重要因素。
本文首先给出了时钟抖动和相位噪声的定义，并分析了二者之间的换算关系；然后给出了时钟抖动对A/D变换器的影响；最后结合某工程中的实测数据验证了时钟抖动对A/D变换器性能的影响。
【关键词】时钟抖动；相位噪声；信噪比1.引言在通信、雷达、导航以及声纳等军事领域中，信号的带宽比较宽（有的达到40～400 MHz），要采集这些高带宽的信号，A/D变换器的采样时钟至少要超过100MHz。
在如此高的采样时钟下，如何获取高性能指标成为数据采集系统研究的重点。
而采集信号的信噪比是采集系统性能指标的最重要一项。
采样时钟是A/D变换器的基本要素，随着采样输入信号的带宽和频率迅速提高，采样时钟频率也迅速提高，对采样时钟稳定度的要求也更高。
采样时钟的抖动是时钟源的一种固有的性质，在高速高精度的A/D器件中，采样时钟抖动对A/D采样结果的影响不可忽视。
2.时钟抖动与相位噪声之间的关系时钟信号的质量通常用抖动和相位噪声来描述。
抖动包括：周期抖动、逐周期抖动和累计抖动。
对于应用于数据采集系统的采样时钟，一般关注的是它的周期抖动，即时钟的连续周期间的偏差（抖动）。
时钟源产生的抖动会使A/D变换器的内部电路错误地触发采样时间，结果造成模拟输入信号在幅度上的误采样，从而恶化A/D变换器的信噪比[1]。
相位噪声则是在频域内对信号的相位抖动和相位调制的描述。
2.1 周期抖动的定义周期抖动是实测周期和理想周期之间的时间差。
其一般服从正态分布，一般采用均方根值来描述。
如图1所示，设T0表示理想时钟周期；Tt表示t时刻实测周期；J（t）PER 表示为t时刻的随机抖动，如下：2.2 相噪的定义理想的无噪声时钟频率源，设其载频为f0，其对应的频谱是一个纯净的谱线，实际输出的信号总是存在噪声，这些噪声将对频率和振幅进行调制，所以实际的频谱总有一定的宽度如图2的左图所示[2]。
微电子电路中的时钟信号抖动分析与优化方法研究
微电子电路中的时钟信号抖动分析与优化方法研究引言：时钟信号在微电子电路中起着至关重要的作用，它是整个系统的节拍，负责同步各个模块的工作。
然而，由于各种因素的干扰，时钟信号会产生抖动，导致系统性能下降。
因此，对时钟信号的抖动进行分析和优化成为微电子电路设计中的重要课题。
一、时钟信号抖动的来源时钟信号抖动是指时钟信号的周期性变化，主要有以下几个来源：1. 环境干扰：温度变化、电磁辐射等环境因素会对时钟信号产生影响，导致抖动。
2. 电源噪声：电源的不稳定性会引起时钟信号的抖动。
3. 器件非线性：微电子器件的非线性特性会对时钟信号产生影响，引起抖动。
4. 时钟信号传输线路：传输线路的噪声、阻抗不匹配等因素也会导致时钟信号的抖动。
二、时钟信号抖动的影响时钟信号抖动对微电子电路的性能有着重要的影响，主要体现在以下几个方面：1. 时序错误：时钟信号抖动会导致时序错误，使得电路无法按照设计要求正常工作。
2. 时钟偏移：时钟信号抖动会引起时钟频率的偏移，导致电路的时钟周期不稳定。
3. 噪声干扰：时钟信号抖动会引入噪声，影响电路的信号完整性和稳定性。
4. 能耗增加：时钟信号抖动会导致电路频繁切换，增加功耗。
三、时钟信号抖动分析方法为了准确分析时钟信号的抖动情况，可以采用以下几种方法：1. 时钟抖动测量仪器：使用专门的时钟抖动测量仪器，通过测量时钟信号的抖动参数，如峰峰值、均方根值等，来评估抖动情况。
2. 时钟抖动仿真工具：利用电路仿真软件，对时钟信号进行仿真分析，得到时钟信号的波形和频谱，进而分析抖动情况。
3. 时钟抖动模型：建立时钟信号的抖动模型，通过数学方法进行分析，得到时钟信号的抖动特性。
四、时钟信号抖动优化方法为了降低时钟信号的抖动，可以采用以下几种优化方法：1. 电源和地线设计：合理设计电源和地线，减小电源噪声对时钟信号的影响。
2. 环境隔离：采用屏蔽罩、隔离层等措施，减少环境因素对时钟信号的干扰。
3. 时钟信号传输线路设计：采用匹配阻抗、减小传输线路长度等措施，降低传输线路对时钟信号的影响。
如何估算采样时钟抖动
如何估算采样时钟抖动
ADC 设计的最新进展极大地扩展了可用输入范围，这样系统设计人员便可以去掉至少一个中间频率级，从而降低成本和功耗。
在欠采样接收机设计中必须要特别注意采样时钟，因为在一些高输入频率下时钟抖动会成为限制信噪比(SNR) 的主要原因。
本文章重点介绍如何准确地估算某个时钟源的抖动，以及如何将其与ADC 的孔径抖动组合。
采样过程回顾
根据Nyquist-Shannon 采样定理，如果以至少两倍于其最大频率的速率来对原始输入信号采样，则其可以得到完全重建。
假设以100 MSPS 的速率对高达10MHz 的输入信号采样，则不管该信号是位于 1 到10MHz 的基带(首个Nyquist 区域)，还是在100 到110MHz 的更高Nyquist 区域内欠采样，都没关系(请参见图1)。
图1 100MSPS 采样的两个输入信号显示了混叠带来的相同采样点 。
时间抖动(jitter)的概念及其分析方法
时间抖动(jitter)的概念及其分析方法随着通信系统中的时钟速率迈入GHz级，抖动这个在模拟设计中十分关键的因素，也开始在数字设计领域中日益得到人们的重视。
在高速系统中，时钟或振荡器波形的时序误差会限制一个数字I/O接口的最大速率。
不仅如此，它还会导致通信链路的误码率增大，甚至限制A/D转换器的动态范围。
有资料表明在3G Hz以上的系统中，时间抖动（jitter）会导致码间干扰（ISI），造成传输误码率上升。
在此趋势下，高速数字设备的设计师们也开始更多地关注时序因素。
本文向数字设计师们介绍了抖动的基本概念，分析了它对系统性能的影响，并给出了能够将相位抖动降至最低的常用电路技术。
本文介绍了时间抖动（jitter）的概念及其分析方法。
在数字通信系统，特别是同步系统中，随着系统时钟频率的不断提高，时间抖动成为影响通信质量的关键因素。
关键字：时间抖动、jitter、相位噪声、测量时间抖动的概念在理想情况下，一个频率固定的完美的脉冲信号（以1MHz为例）的持续时间应该恰好是1us，每500n s有一个跳变沿。
但不幸的是，这种信号并不存在。
如图1所示，信号周期的长度总会有一定变化，从而导致下一个沿的到来时间不确定。
这种不确定就是抖动。
抖动是对信号时域变化的测量结果，它从本质上描述了信号周期距离其理想值偏离了多少。
在绝大多数文献和规范中，时间抖动（jitter）被定义为高速串行信号边沿到来时刻与理想时刻的偏差，所不同的是某些规范中将这种偏差中缓慢变化的成分称为时间游走（wander），而将变化较快的成分定义为时间抖动（jitter）。
图1 时间抖动示意图1．时间抖动的分类抖动有两种主要类型：确定性抖动和随机性抖动。
确定性抖动是由可识别的干扰信号造成的，这种抖动通常幅度有限，具备特定的（而非随机的）产生原因，而且不能进行统计分析。
随机抖动是指由较难预测的因素导致的时序变化。
例如，能够影响半导体晶体材料迁移率的温度因素，就可能造成载子流的随机变化。
时钟抖动对雷达信噪比和测量精度的影响
时钟抖动对雷达信噪比和测量精度的影响王伟;杜劲松;仝盼盼;高洁【摘要】为了实现超宽带脉冲信号的高速率采样,雷达液位计采用等效时间采样方法有效降低对系统模数转换器的要求,时钟抖动是采样过程中影响信噪比和测量精度的主要因素之一.文中按照时钟抖动满足高斯随机过程模型,讨论时钟抖动对等效时间采样的脉冲信号的信噪比影响并给出了理论公式.仿真结果验证了计算公式的正确性,并给出了信噪比损失随各种因素变化的趋势以及信噪比损失对测距精度的影响.【期刊名称】《仪表技术与传感器》【年(卷),期】2018(000)011【总页数】5页(P146-150)【关键词】雷达液位计;时钟抖动;等效时间采样;信噪比【作者】王伟;杜劲松;仝盼盼;高洁【作者单位】中国科学院沈阳自动化研究所,辽宁沈阳110179;辽宁省雷达系统研究与应用技术重点实验室,辽宁沈阳110179;中国科学院大学,北京100049;中国科学院沈阳自动化研究所,辽宁沈阳110179;辽宁省雷达系统研究与应用技术重点实验室,辽宁沈阳110179;中国科学院沈阳自动化研究所,辽宁沈阳110179;辽宁省雷达系统研究与应用技术重点实验室,辽宁沈阳110179;中国科学院沈阳自动化研究所,辽宁沈阳110179;辽宁省雷达系统研究与应用技术重点实验室,辽宁沈阳110179;中国科学院大学,北京100049【正文语种】中文【中图分类】TN9580 引言信号采样过程通过模数转换器(ADC)实现，并且模数转换电路中的时钟抖动是不可避免的[1-2]。
根据Nyquist采样定理和带通采样定理，采样速率应为信号中最高频率或者信号带宽的2倍以上，甚至实际应用中保证采样频率为信号最高频率的5～10倍，特别宽带/超宽带信号对采样电路提出了更加严格的要求，这些因素导致模数转换结果对采样时钟抖动更加敏感。
相关学者通过时钟误差转化为采样幅度的误差，对实际采样信号的特性进行研究，对信噪比的影响进行讨论。
可编程控制器定义一种多路可编程高速时钟电路的设计
可编程控制器定义一种多路可编程高速时钟电路的设计引言近年来，我国电子与通信技术的飞速发展对时域信号测试和分析提出了更高的要求，在高速数据采集与波形处理方面尤为突出。
高速数据采集的关键部分为模数转换器(ADC)，影响ADC性能的因素有很多：输入模拟信号的频率大小及阻抗、取样时钟的抖动质量、供电电源的去耦情况、印制板的布局布线等。
ADC的动态性能受取样时钟的相位抖动(Phase Jiter)影响很大。
许多现代高速、高性能ADC 都要求低相位噪声(低抖动)的时钟，以保证其能工作到GHz频率范围。
目前市场上可购买的ADC芯片难以满足单片20GSa/s取样率的要求，本设计中采用4片5GSa/s的EV10AQ190[3]交叉采样来实现。
每路ADC都单独需要一路2.5GHz高速、高稳采样时钟，传统的晶体振荡器虽然能提供低抖动时钟信号，但是不能工作到GHz以上频率[1]。
为了保证4路ADC在各自2.5GHz取样时钟下有着较高的等效分辨率和输出信噪比，本文在时钟电路设计上采用高稳定度晶体振荡器、集成VCO的低相位噪声锁相环时钟芯片LMX2531、高精度时钟扇出器HMC987LP5E和多阶低通滤波器来实现高频率低抖动的设计要求。
文章最后给出工程应用的测试和分析结果。
时钟抖动的影响及分析时钟抖动对ADC信噪比及转换精度的影响a. 采集时钟抖动对ADC信噪比的影响：取样时钟的抖动能够导致ADC取样与触发时间关系上的错误，如图1所示。
取样时间△t的不确定性，导致幅度的不确定性，即在输入信号幅度上造成错误的取样，因此降低了ADC的信噪比(SNR)。
根据图1表达的取样时间的不确定性，可以得到信噪比模型。
对于给定的时钟抖动量，数据转换器的×如果时钟信号抖动Tj=4ps，输入正弦波频率f=250MHz、幅度为0.5Vpp值，A/D转换器为8bit，对ADC转换的精度影响如下。
*2*3.14A D C转换误差为：3.14×256÷500=1.6LSB计算结果表明，如果采集时钟抖动为4ps，8位ADC的有效分辨率最大将降低为6.4bit左右，能满足本设计要求。
芯片设计中的电源噪声与时钟抖动分析
芯片设计中的电源噪声与时钟抖动分析芯片设计是现代电子工程中不可或缺的一环。
在设计芯片时，我们需要考虑到各种因素，其中电源噪声和时钟抖动是两个非常重要的问题。
本篇文章将深入探讨芯片设计中的电源噪声与时钟抖动分析，并提供一些解决方案。
一、电源噪声分析电源噪声是指芯片工作时由于电源的不纯净而带入的干扰信号。
这种噪声可能会对芯片的正常工作产生严重影响，例如引起系统运行不稳定、降低信号质量等。
因此，在芯片设计中，电源噪声的分析至关重要。
为了准确分析电源噪声，我们可以采取以下步骤：1. 电源噪声源的识别：首先，我们需要确定电源噪声的来源。
常见的电源噪声源包括开关电源、电感、电容、线路阻抗不匹配等。
通过仔细分析电路图和布线，我们可以确定噪声源，并有针对性地进行优化。
2. 噪声的测量与分析：使用专业的仪器，如示波器、频谱分析仪等，可以准确测量电源噪声。
通过分析频谱图，我们可以了解噪声的频段、幅度等信息，从而有针对性地进行改进。
3. 降低噪声的方法：一旦确定了电源噪声的源头和特性，我们可以采取一些措施来降低噪声。
例如，可以优化电源线路的布局，添加滤波器或稳压器，使用地平面铺铜等。
这些方法可以有效地减小电源噪声。
二、时钟抖动分析时钟抖动是指时钟信号的不稳定性，它可能会导致芯片工作的时序错误。
特别是在高频率信号的处理中，时钟抖动的问题更为严重。
因此，时钟抖动的分析和处理在芯片设计中也非常重要。
为了准确分析时钟抖动，我们可以采取以下步骤：1. 时钟信号的测量：通过使用专业的时钟测试仪器，如相位噪声测试仪等，可以准确测量时钟信号的抖动情况。
通过测量结果，我们可以了解到时钟信号的稳定性，并评估其对芯片性能的影响。
2. 抖动分析与改进：根据测量结果，我们可以对抖动进行分析，并找出其产生的原因。
可能的原因包括时钟源的噪声、布线不佳、时钟网络的不匹配等。
通过合理优化时钟源和布线，并采取一些抑制抖动的技术手段，如使用PLL锁相环等，可以有效降低时钟抖动。
减少时钟偏差和抖动的设计指导原则
减少时钟偏差和抖动的设计指导原则一、概述时钟偏差和抖动是电子设备中常见的问题，它们会影响设备的精度和稳定性。
在设计电子设备时，需要采取一些措施来减少时钟偏差和抖动。
本文将介绍一些设计指导原则，帮助工程师减少时钟偏差和抖动。
二、什么是时钟偏差和抖动1. 时钟偏差时钟偏差是指实际的时钟频率与理论频率之间的差异。
这种差异可以由多种因素引起，例如环境温度变化、电源波动等。
2. 抖动抖动是指在一个周期内，时钟信号出现不规则的变化。
这种变化可以由多种因素引起，例如电源噪声、信号干扰等。
三、减少时钟偏差和抖动的设计指导原则1. 选择高质量的晶体振荡器晶体振荡器是产生时钟信号的重要组件之一。
选择高质量的晶体振荡器可以降低时钟偏差和抖动。
2. 优化供电系统供电系统对于减少抖动非常重要。
优化供电系统可以减少电源噪声和电源波动，从而降低抖动。
3. 优化时钟布局时钟布局是指将时钟信号传输到各个组件的方式。
优化时钟布局可以减少信号干扰和传输延迟，从而降低抖动。
4. 选择合适的滤波器滤波器可以过滤掉不需要的信号成分，从而减少抖动。
选择合适的滤波器可以有效地降低抖动。
5. 使用高精度的时钟芯片使用高精度的时钟芯片可以提高设备的精度和稳定性，从而减少时钟偏差和抖动。
6. 控制温度变化温度变化是导致时钟偏差的主要原因之一。
控制温度变化可以有效地减少时钟偏差。
7. 优化PCB设计PCB设计对于减少抖动非常重要。
优化PCB设计可以减少信号干扰和传输延迟，从而降低抖动。
四、总结本文介绍了几种减少时钟偏差和抖动的设计指导原则。
这些原则包括选择高质量的晶体振荡器、优化供电系统、优化时钟布局、选择合适的滤波器、使用高精度的时钟芯片、控制温度变化和优化PCB设计。
工程师可以根据实际情况选择相应的原则，从而减少时钟偏差和抖动，提高设备的精度和稳定性。
时钟抖动与相位噪声的关系
时钟抖动与相位噪声的关系时钟抖动与相位噪声是与时钟信号相关的两个重要概念。
时钟抖动是指时钟信号在时间上的偏离，并且是不可避免的。
而相位噪声则是指时钟信号的相位发生随机变化的程度，反映了时钟信号的稳定性。
时钟抖动与相位噪声之间存在紧密的关系。
时钟抖动会直接影响到时钟信号的相位稳定性，进而引起相位噪声的增加。
当时钟抖动增大时，由于相位稳定性下降，时钟信号的相位就会出现较大的波动，从而导致相位噪声的增加。
因此，时钟抖动是相位噪声的一个主要原因。
时钟抖动的产生是多方面因素共同作用的结果。
其中，温度、振荡电源的稳定性、时钟信号传输中的干扰等都会对时钟抖动产生影响。
这些因素会改变时钟信号的周期性和稳定性，进而导致时钟抖动的产生。
另外，时钟自身的设计和制造工艺也会对时钟抖动产生影响。
因此，在设计和制造时钟时，需要考虑这些因素，减小时钟抖动，从而减少相位噪声。
为了降低时钟抖动和相位噪声，可以采取一些有效的措施。
首先，优化时钟设计和制造工艺，采用高稳定性的振荡器和电源，减少外界干扰等，可以有效降低时钟抖动和相位噪声。
其次，使用合适的时钟同步技术，如锁相环（PLL）等，可以对时钟信号进行精确同步，从而减小相位噪声。
此外，合理设计时钟引入电路也可以改善时钟信号的稳定性，减少时钟抖动和相位噪声。
时钟抖动与相位噪声的关系对于各种应用领域都具有重要的指导意义。
在通信系统、雷达系统、测量仪器等高精度应用中，时钟信号的稳定性直接影响到系统的性能。
因此，通过控制时钟抖动和相位噪声，可以提高系统的性能和可靠性。
此外，在数字信号处理、频谱分析等领域中，时钟抖动和相位噪声的特性也是需要注意的，因为它们可能对信号的采样和处理产生不可忽视的影响。
综上所述，时钟抖动与相位噪声之间存在着紧密的关系。
时钟抖动会导致相位稳定性下降，进而引起相位噪声的增加。
合理设计时钟、优化时钟同步技术和降低外界干扰等措施可以降低时钟抖动和相位噪声。
对于各种应用领域来说，控制时钟抖动和相位噪声是提高系统性能和可靠性的重要手段。
时钟抖动和相位噪声对采样系统的影响
时钟抖动和相位噪声对采样系统的影响时钟抖动是指时钟信号的时间偏离其期望值的现象。
在实际应用中，时钟信号不可避免地会有抖动存在，主要是由于时钟发生器的不稳定性、环境温度的变化、电源波动等因素引起的。
时钟抖动会导致采样系统的时序不准确，从而引入额外的噪声和失真。
时钟抖动对采样系统的影响主要体现在以下几个方面：1.时间抖动：时钟信号的时间抖动会导致采样时刻的不准确性，即采样时刻与理想时刻存在偏差。
时间抖动会引入额外的误差，降低采样的准确性。
2.采样间隔不均匀：时钟抖动会导致采样间隔不均匀，即采样点之间的时间间隔不一致。
采样间隔的不均匀会引起谱线畸变、频谱泄漏等问题。
3.时钟漂移：时钟抖动还可能引起时钟的频率偏移，即时钟信号的频率在长时间内发生变化。
时钟漂移会导致采样频率的不稳定性，从而引入额外的误差。
相位噪声对采样系统的影响主要体现在以下几个方面：1.频谱扩展：相位噪声会导致采样信号的频谱扩展，即频谱的带宽变宽，从而在频域上引入额外的噪声。
频谱扩展会降低采样系统的信号和噪声比（SNR）。
2.时钟失真：相位噪声会导致时钟信号的相位不稳定，进而引起采样时钟的失真。
时钟失真会导致采样时刻的不准确性，从而降低采样系统的准确性。
3.时钟频偏：相位噪声还可能引起时钟信号的频率偏移，即时钟信号的频率在短时间内产生变化。
时钟频偏会导致采样频率的不稳定性，进而影响采样信号的恢复和重构。
针对时钟抖动和相位噪声对采样系统的影响，有一些常见的解决方法和技术可以应用：1.时钟抖动：可以采用外部稳定的时钟源，如石英晶体振荡器，来提供准确的时钟信号。
此外，也可以采用时钟同步和校准的技术，通过校准时钟源的偏差和抖动，以保证采样系统的时序准确性。
2.相位锁定环（PLL）：相位锁定环是一种常用的技术，用于减小时钟信号的相位噪声。
相位锁定环通过对时钟信号的频率和相位进行反馈调整，使得时钟信号的相位模糊和频谱扩展得到减小。
3.数字滤波器：可以采用数字滤波器来抑制时钟抖动和相位噪声对采样信号的影响。
时钟抖动对AD有效位数的影响
时钟的相位噪声一般都为高斯白噪声，所以时钟抖
动可以被看作高斯白噪声，则：
E(Tjitter)= 0 D(Tjitter)= σ2 式中 E(Tjitter)为采样时钟抖动的均值；D(Tjitter)为采 样时钟抖动的方差。
2
电 子科 技大 学学 报
第 37 卷
影响，量化误差是量化器中对最终结果造成的影响， 两个系统是级联的。
因此，时钟抖动与量化不是相互独立的，量化 器不但对采样保持的原始信号进行量化，也对时钟
抖动产生的误差信号进行量化。
采样时钟抖动是时钟源的固有性质，与输入信 号是相互独立的。为了方便分析，假设时钟抖动幅
由上面的假设随机抖动服从高斯分布当通过量化器之后需要将高斯分布离散化处理因为时钟抖动tjitter则分布的取值空间不在是整个实数域而是在fs2fs2域服从一种近似的高斯离散增刊杨文波分布即将1fs按照一个lsb对应的时间为单位进行离散化处理
第 37 卷 增刊 2008年6月
·通信与信息工程·
电 子科 技大 学学 报 Journal of University of Electronic Science and Technology of China
对时钟抖动的方差做归一化处理，归一化系数
T 1
为时
钟源
的固
有参
数，
则此
时D
(Tjitter
)=1。
采样保持电路输出S(kTs)=E(x(t))+ δ，其中E(x(t))
为采样保持电路期望的输出信号； δ为抖动产生的
误差 信号 。量 化器 的输 出Y( n)=[ S( kTs)2 n/max( x( t)) ]，
时钟抖动和相位噪声对采样系统的影响
时钟抖动和相位噪声对采样系统的影响时钟抖动是指时钟信号的频率波动或不稳定性，而相位噪声是指时钟信号中相位的随机波动。
在采样系统中，时钟抖动和相位噪声会对其性能产生一定的影响。
首先，我们来看时钟抖动对采样系统的影响。
时钟抖动可能导致时间间隔的不准确性，从而使得采样时间点存在偏差，进而导致采样结果的失真。
时钟抖动会引入抖动噪声，使得采样信号的频谱产生扩展。
当时钟抖动频谱与被采样信号的频谱重叠时，抖动噪声就会造成重叠失真。
此外，时钟抖动还会导致采样间隔的不稳定性，进而影响采样系统的稳定性和性能。
为了降低时钟抖动的影响，可以采用低抖动时钟源、时钟锁相环等技术手段。
其次，相位噪声也会对采样系统产生影响。
相位噪声会引入相位抖动，使得采样时钟信号的相位发生随机变化。
相位抖动会使得采样时钟与被采样信号的相位不匹配，进而导致采样结果的失真。
与时钟抖动类似，相位噪声也会使得采样信号的频谱产生扩展，从而引入抖动噪声和重叠失真。
为了降低相位噪声的影响，可以采用相位锁定环、数字时钟恢复等技术手段。
总的来说，时钟抖动和相位噪声共同对采样系统产生影响。
它们会引入采样误差，使得采样结果发生畸变、频谱扩展、信噪比下降等问题。
尤其是当时钟抖动和相位噪声达到一定水平时，会导致采样系统无法正常工作。
因此，在设计采样系统时，需要选择合适的时钟源，并采取相应的电路和算法措施，以降低时钟抖动和相位噪声的影响。
总结起来，时钟抖动和相位噪声对采样系统的影响主要体现在频谱扩展、抖动噪声、重叠失真等方面。
为了降低其影响，应选择低抖动时钟源，采用锁相环、相位锁定环等技术手段，并加强对时钟信号的稳定性和准确性的控制。
只有有效地控制时钟抖动和相位噪声，采样系统才能获得更好的性能和更准确的采样结果。
理解时钟抖动对高速ADC的影响
理解时钟抖动对高速ADC的影响对高速信号进行高分辨率的数字化处理需审慎选择时钟，才不至于使其影响模数转换器(ADC)的性能。
借助本文，我们将使读者更好地理解时钟抖动问题及其对高速ADC 性能的影响。
我们将以凌力尔特(LTC)最新推出的高性能16 位、160Msps 的ADC LTC2209 为例进行说明。
LTC2209 具有77.4dB 的信噪比(SNR)，100dB 基带无寄生动态范围(SFDR)。
与当今市场上的许多高速ADC 一样，LTC2209 也使用采样-保持(SH)电路，该电路本质上是对ADC 输入的点取(Snapshot)。
当采样-保持开关闭合后，ADC 输入网络被连至采样电容。
在开关打开的那一刻(1/2 时钟周期后)，采样电容上的电压被记录并保持。
开关打开时间上的变异被称为孔径不确定性(aperture uncertainty)，或称为抖动，它将产生一个与抖动或输入信号斜率成比例的误差电压。
换句话，输入频率越快、幅值越高，则越易受时钟源的影响。
图1 显示的是斜率与抖动的关系。
把时钟描述为“低抖动”已变得几乎毫无意义。
这是因为它对不同的关注者意味不同。
对可编程逻辑供应商来说，30 皮秒、甚至50 皮秒都可被认为是低抖动的；相反的，根据输入频率的不同，高性能ADC 需要的时钟抖动应在1 皮秒以内。
除非在频谱的最高端将出现满量程信号，否则与对最高频率成分的简单化处理不同，更精确地来讲，采样后信号的频谱功率分布才是决定性因素。
举个简化的例子，从DC 到1MHz 的均匀频带功率在1MHz 的等值功率时比单频或窄带的灵敏度低6dB。
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采样时钟抖动的原因及其对ADC信噪比的影响与
抖动时钟电路设计
ADC是现代数字解调器和软件无线电接收机中连接模拟信号处理部分和数字信号处
理部分的桥梁，其性能在很大程度上决定了接收机的整体性能。
在A/D转换过程中引入的噪声来源较多，主要包括热噪声、ADC电源的纹波、参考电平的纹波、采样时钟抖动引起的相位噪声以及量化错误引起的噪声等。
除由量化错误引入的噪声不可避免外，可以采取许多措施以减小到达ADC前的噪声功率，如采用噪声性能较好的放大器、合理的电路布局、合理设计采样时钟产生电路、合理设计ADC的供电以及采用退耦电容等。
本文主要讨论采样
(a)12位ADC理想信噪比
(b)AD9245实测信噪比
图1 不同时钟抖动情形下12位ADC的信噪比示意图
时钟抖动对ADC信噪比的影响
采样时钟的抖动是一个短期的、非积累性变量，表示数字信号的实际定时位置与其理想位置的时间偏差。
时钟源产生的抖动会使ADC的内部电路错误地触发采样时间，结果造成模拟输入信号在幅度上的误采样，从而恶化ADC的信噪比。
在时钟抖动给定时，可以利用下面的公式计算出ADC的最大信噪比：
根据公式(2)，图1分别给出了量化位数为12-bit时不同时钟抖动情形下ADC 理想信噪比和实测信噪比示意图。
由图1可以看出时钟的抖动对ADC信噪比性能的恶化影响是十分明显的，相同时种抖动情形下进入到ADC的信号频率越高，其性能恶化就越大，同一输入信号频率情形下，采样时钟抖动越大，则ADC信噪比性能恶化也越大。
对比图1中两个示意图可以看出实测的采样时钟抖动对ADC信噪比性能的影响同理论分析得到的结果是十分吻合的，这也证明了理论分析的正确性。
因此，在实际应用时不能完全依据理想的信噪比公式来选择A/D 转换芯片，而应该参考芯片制造商给出的实测性能曲线和所设计的采样时钟的抖动性能来合理选择适合设计需要的A/D转换芯片，并留出一定的设计裕量。
图2 一个实用的低抖动时钟产生电路
两种实用的低抖动采样时钟产生电路
时钟抖动的产生机制
直接测量时钟抖动是比较困难的，一般采用间接测量的方法，为此本节首先给出时钟抖动的产生机制。
时钟抖动是由时钟产生电路(一般是基于低相位噪声压控振荡器的锁相环路)内部各种噪声源所引起的，例如热噪声(主要是压控振荡器输出信号的热噪声基底)、相位噪声和杂散噪声等，理论分析表明：当所需产生的频率较高时，相位噪声和杂散噪声对时钟抖动的恶化并不明显。
一般来说，VCO输出级放大器的热噪声基底可以看成有限带宽的高斯白噪声，其有效带宽大约为工作频率的两倍。
当VCO正确地调谐到需要的输出频率时，噪声基底对抖动的影响可以用下面的公式计算：
式中f0是振荡器的中心频率，f表示相对于中心频率的偏移，L(f)是在频率偏移f 处的相位噪声(单位是dBc/Hz)。
为了进一步改进系统的性能，人们往往在VCO的输出端使用一个频率响应类似于带通滤波器的功率匹配网络，这对带宽外的噪声有一定的衰减作用。
这样，就能够利用从0 Hz到f0区间内的积分估算最差情况下的噪声，该范围以外的噪声被大大削弱，可以忽略，因为从0到f0范围内的噪声基底是平滑的，L(f)可视为常数，于是公式(3)简化为：
故由噪声基底引起的边沿时钟抖动为：
理论上可以认为从锁相环路输出信号的相位噪声特性同VCO特性基本一致，但实际的锁相电路会引入一定的噪声，而VCO输出放大器也会使产生的时钟信号的相位噪声特性变差。
所以在进行锁相环电路的设计时，除了选择具有较低相位噪声的VCO外，还应选择具有较低噪声系数的放大器或时钟缓冲器，并尽量将时钟产生电路与其它电路分隔开来。
基于低相位噪声VCO的可变采样时钟
图2给出了一个实用的基于低相位噪声VCO的低抖动可变采样时钟产生电路。
图2中以MC145170作为时钟产生环路的频率合成器，选用Mini-Circuits公司的低相位噪声压控振荡器POS-200作为时钟产生环路的VCO，由于POS-200的输出信号要经过多次分路，所以在其输出信号作第一次分路后，一路反馈送入MC145170作为输
入调谐信号，另一路则经低噪声放大器放大后输出，然后再作一次分路，一路作为ADC的采样时钟，另一路则送入DSP作为ADC采样后数字信号的同步时钟。
由上面的分析可知，只要设计得当，上述的时钟产生电路输出信号的相位噪声特性将主要取决于POS-200，POS-200在偏离中心频率1MHz处的单边相位噪声为-150dBc/Hz，在估计锁相环电路输出信号的热噪声基底时可以采用该值，当锁相环输出信号频率为81.92MHz时，由公式(5)可以计算出输出时钟信号的抖动为：
如果使用的ADC为AD9245，参照图1可以看出：当ADC前端输入信号频率低于50MHz时，AD9245的信噪比将优于65dB，输入信号频率低于100MHz时，AD9245的信噪比将优于60dB。
基于极低相位噪声温度补偿晶振的非可变采样时钟
在确定采样频率后，如果并不要求时钟产生电路产生的时钟可变的话，就可采用基于温度补偿晶振的时钟产生方法。
首先由公式(2)根据所需的ADC信噪比确定最大容许的时钟抖动，然后由公式(5)反推出最大容忍的相位噪声基底，最后给出不同频率偏差点上的相位噪声特性并交由晶振制作工厂定制即可。
这是一种最简单的时种产生方法，基本不需要作太多调试，但它只适合固定时钟采样的情况。
在利用上述两种方法产生采样时钟时，一个值得注意的地方就是采样时钟电路应尽可能与存在噪声的数字系统独立开来，在采样时钟的通路中也不应该有逻辑门电路，一般来说，一个逻辑门将会产生几个皮秒甚至十几皮秒的定时抖动。
在设计时应该把采样时钟产生电路和系统的数字及模拟部分分离。
结语
本文首先分析了采样时钟抖动对ADC信噪比性能的影响，然后指出产生时种抖动的原因，最后给出了两种实用的采样时钟产生方案：基于低相位噪声VCO的可变采样时钟及基于极低相位噪声温度补偿晶振的非可变采样时钟的产生方法。
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