calibre_LVS入门

Calibre DRC和LVS验证总结材料

Calibre学习总结第一章 Calibre简述1.1 Calibre 简介Calibre 作为Mentor Graphics 公司出品的后端物理验证（Physical Verification）工具，它提供了最为有效的DRC/LVS/ERC 解决方案，特别适合超大规模IC电路的物理验证。

它支持平坦化（Flat mode ）和层次化（Hierarchical mode）的验证，大大缩短了验证的过程；它高效可靠的性能已经被各大Foundry 认证，作为Tape Out 之前的验证标准。

它独有的RVE（Result ViewEnviroment）界面可以把验证错误反标到版图工具中去，而且良好的集成环境便于用户在版图和电路图之间轻松转换，大大提高了改错的效率。

xCalibre 具有版图寄生参数抽取的功能。

1．2手册在工作站下输入mgcdocs &命令，就可阅读Calibre的所有手册。

1．3几个常用的缩写命令1、SVRF---Standard Verification Rule Format（标准的检查文件）2、RVE---Results Viewing Environment(显示结果用的环境窗口)3、SVDB---Standard Verification Database (LVS results)4、DRC---Design Rule Checking5、LVS---Layout Versus Schematic6、ERC---Electrical Rule Checking第二章Calibre DRC2．1数据准备完成CalbireDRC需要的数据有版图数据和执行DRC检查的命令文件（Runset）。

版图数据支持GDSII、CIF、BINARY、ASCII 格式。

2．2流程图Runset Completed LayoutCalibre DRCASCII Report DRC Results DatabaseLocate Errors Using Calibre RVE and Layout Tool Correct Layout Errors2．3 DRC Runset File1 基本控制，原有DRACULA的file可以用drac_cvt sourcefile targetfile命令来转换。

Calibre LVS指令描述

Setting: Specify ERC results file path
Usually, we use ASCII format.
Calibre LVS command description
· 14 ·
ERC MAXIMUM RESULTS {number | ALL}

Setting: Specify a number

Setting: Default
It specifies Calibre whether to recognize logic gates from transistor level data. You can select a value according to your need.
Calibre LVS command description
Calibre LVS command description
· 20 ·
LVS BUILTIN DEVICE PIN SWAP {YES | NO}

Setting: NO
It specifies whether LVS should apply pin swappability rules in built-in devices.
Calibre LVS command description
· 3 ·
LVS options setting (cont’)

LVS REVERSE WL LVS SPICE PREFER PINS LVS SPICE SLASH IS SPACE LVS SPICE ALLOW FLOATING PINS LVS SPICE CONDITIONAL LDD LAYOUT CASE SOURCE CASE LVS COMPARE CASE LVS PROPERTY RESOLUTION MAXIMUM LVS FILTER UNUSED OPTION

Calibre LVS的使用方法

•
了重要的数据文件和子目录，并且在用
RVE反标及xCalibre
• 的数据；
进行寄生参数提取时需要用到该目录下
• TOPCELL.rep Calibre LVS Report File，所有的错误信息均在该文件中，
•
查错过程主要就是基于此文件；
• TOPCELL.rep.ext Calibre LVS Extraction Report
Calibre LVS的使用方法
3.3 Calibre LVS的执行命令：
cd ~/check/calilvs （进入LVS的运一次LVS产生的数据目录，以免影响本次执行结果）
calibre –lvs -hier -spice ./svdb/TOPCELL.sp –hcell hcells -auto ../rule/CLVS.ru |tee TOPCELL.log
File;
• CLVS.ru Calibre LVS规则文件。
Calibre LVS is OK !
Calibre LVS Report File
Circuit Extraction Report File
Connectivity Errors Calibre LVS
Failed !
Calibre LVS Report File
Circuit Extraction Report File
(5) –hcell hcells表示额外得将hcells文件中指定的Layout和电路网表单元进行比较并在最后的报告中给出相应的比较结果。hcells也可以用其它的文件名
• 3.4 Calibre LVS所用到和产生的文件列表及说明：
• svdb/
这是Calibre LVS在执行过程中

Calibre LVS 介绍

Calibre LVS 介绍本篇就讲解有关LVS方面的内容。

具体实例可以参照 ”dracula LVS介绍”中的说明。

一、具体操作：%drac_cvt %caliber –lvs | tee mlvs.logopen cell view “lvs_test”%calibre –rveLoad LVS result databasemodify layoutuse query tools to highlight errors (举例)*注：当然还有其他一些工具来帮助查找错误所在，点击就可以，不至于要想半天来判断错在source端还是drain 端等扼杀脑细胞的问题了。

有一大特点就是很人性化的点击，就到显示到相应的位置，无法是layout还是schematic或者是source net list。

二、相关文件内容1, netlist***** lvs_test NETLIST ******.BIPOLAR.GLOBAL VSS VDD************************************************************************************.SUBCKT lvs_test OUT INRI6 net2 IN 1kCI4 OUT VSS 0.2pMI1 VSS net2 OUT VSS PMI0 VDD net2 OUT VDD N.ENDS可以用 caliber –lv –cs 对netlist进行转换和语法分析。

*建议：subckt name最好与cell name一致。

2，由dracula 转换过来作了些小的修改，只是保证了语法没有错，并且能达到基本的要求为目的，所以大家可以对比上次 dracula 来看。

Caliber ERC 一般与 LVS 一起验证，要产生 LVS 可RVE 的database，需要加入 MASK SVDB DIRECTORY "svdb" QUERY 会产生 svdb目录，要产生ERC database 要使用 ERC SELECT CHECK 。

Calibre DRC、LVS的详细教程

//
rule_4a { @ res minimum enclosure of oxide is 7
enclosure oxide res < 7 }
// oxide 的内外边的间距，enclosure 具体的介绍见下一节
rule_4b { @ oxide minimum enclosure of res is 6
Begin Cell Definition Cell Name : VG, View Name : layout Rectangle - Layer : 7 Data Type : 0 BBOX : (5000,-10500) (16000,-8100) Rectangle - Layer : 7 Data Type : 0 BBOX : (5000,5900) (16000,8300) Rectangle - Layer : 1 Data Type : 0 BBOX : (5000,0) (16000,10200) End Cell Definition
T8.4 Internal operation 理解 Internal 指令的关键是 Internal 指令是 polygon 的内边（interior edge）的相对关系，只有 interior edge 之间才能检查。T8.4 的左边是在同一个 polygon 的 internal 检查，请注意左边凹进去的相对两边不作检查，这是因为这两边是 exterior edge。同一 layer 的 polygon 的
8.2 DRC Rule File
T8.2 DRC flow 如图 T8.2 所示，DRC 的输入有两项，一个是 layout，就是手工或 APR 生成的版图，一般是 GDSII 格式。另一个是 Rule File，Rule File 告诉 DRC 工具怎样做 DRC，这个文件十分重要，一般，由流片厂家提供，或者由 designer 根据流片厂家提供的版图几何规范自己写。 Calibre 读入 GDS（版图）和 Rule File，进行处理，输出结果，输出结果是 calibre 自己定义的格式，designer 可以通过一个 Viewer 来看，一般用 cadence 的 virtuoso 来分析输出结果和修改版图。

Calibre环境做LVS步骤及注意事项1、LVS数据准备在Astro中完成芯片后提取.fv文件及.gds文件，这两个文件是做LVS必备的。

.v文件用来生成在LVS过程中用来和Layout进行比对的.spi文件，而.gds 文件用来读入calibre得到Layout。

2、将.gds文件读入calibre具体步骤省略。

3、生成.spi文件.spi文件是由.v和一些.cdl、.spi文件一同生成的。

生成.spi文件有一个脚本，以SMIC18 工艺xxx目录为例：v2lvs \-lsp xxx/smic18.cdl \-lsp xxx/POR.cdl \-lsp xxx/RAM256X8.cdl \-lsp xxx/SP018W.sp \-s xxx/smic18.cdl \-s xxx/POR.cdl \-s xxx/RAM256X8.cdl \-s xxx/SP018W.sp \-s0 VSS \-s1 VDD \-v $topCell.v \-o $topCell.spi格式是固定的，-lsp后面列出你所要做LVS的芯片用到的IP的.spi（.sp）文件，rom、ram、stdcell是.cdl文件。

-s后面再把-lsp列出的文件重复一遍。

-s0和-s1不变，-v后面写你要进行转换的.fv文件，-o后面写你要输出的.spi文件。

文件写好后，在文件所在目录直接键入文件名，文件即开始自动执行。

执行后若无warning和error即可。

icc中提取出来的.v文件需要有phsical only的器件，但是不需要corner和filler pad，pcut和power IO必须加进去。

还有一些格式要求，需要使用如下选项：wirte_verilog –diode_ports –split_bus –no_pad_filler –no_corner_filler_cells -pg 这些信息加好后，再进行上面转换.spi文件的步骤。

Calibre 中文教程

Lab-4.Calibre –DRC與LVSI•目的：實習六是介紹一個大部分業界所使用的一套佈局驗證的軟體―Calibre（為Mentor公司之產品），Calibre是被世界上大多數的IC設計公司做為sign-off的憑據，適合做大型電路的驗證。

Calibre和Dracula、Diva有許多不同之處。

Calibre是一套類似Diva的驗證軟體，但其嚴謹度與考靠性遠優於Diva，這也是大家為何要使用Dracula的原因，但Dracula的操作不易，且無法做on-line的驗證。

但Calibre改進了這些缺點，不但操作簡易，更可搭配Virtuoso或其他layout軟體做線上的驗證，由於Calibre的已被大多數的公司所採用，因此CIC也將轉向支援Calibre的技術而漸漸取代Dracula。

本實習的目的是要將前一實習的電路，經過Calibre的佈局驗證後，以便能將此Layout送去製造。

而本實習將延續實習四的Layout為實例，藉此介紹整個Dracula的操作流程。

II•DRC（Design Rule Check）：1•建立子目錄、拷貝calibre_035.drc檔及撰寫DRC的主要檔案：<i>因為作DRC佈局驗證時會造出非常多檔案，因此在此強烈建議建立一個屬於此Layout作DRC時之新目錄夾，也就是說在你的根目錄下鍵入mkdir 0.35然後再進入0.35的資料夾內,即鍵入cd0.35,再鍵入mkdirdrcnand3，建立一個名為drcnand3的子目錄。

..<ii>先進入/avanti/Lab610/avanti/Lab/610/test/lab/drc/目錄下再利用filemgr &或拷貝指令cp ，將calibre_035.drc 拷貝至你的工作目錄底下。

<iii>為配合Layout ，因此在作DRC 驗證時必須利用編輯軟體(ex Vi 、textedit….)，編輯下面的檔案並存為drc_rules的檔。

CALIBRE使用流程

Running Calibre for GUI在(terminal)command line 執行hpmenu，選擇b再執行 calibre -gui可開啟Calibre視窗畫面DRC：Design Rule checkLVS：Layout vs. SchematicPEX：Parasitic Extraction using XCalibreRVE：Results Viewing Environment建立目錄Full_CustomCadence lakerCalibrehspicecdslib techfile cdslib techfile inv 其他 techfilemylib *.tf *.dsp mylib *.tf *.dspinv 其他 inv 其他PS：此目錄結構並不是唯一的，僅供參考Design Rule Check檢查佈局設計與製程規則的一致性基本設計規則包含各層之Width，Spacing及不同層間之Spacing、enclosure等關後Design rule 的規定是基於process variation Equipment limitation，circuit reliability等之考量在特殊的設計需求下，Design rule允許部份的彈性。

但設計者需掌握Rule violation對電路的影響。

Calibre DRC使用流程圖Running Calibre – DRC (1/4)將路徑指向Calibre 之DRC command file ，此檔可到/disk/standard/Full_custom 底下copy 。

以TSMC 0.35 2P4M 為例，檔案為D35M24P5.22b指定 run Calibre DRC 的目錄，其所產生之相關檔案(Output)，將存放在此目錄Running Calibre – DRC (2/4)可指定 Hierarchical或Flat，Calibre CB是配合Mentor軟體電路佈局工具用的，目前請先選取Hierarchical或Flat即可。

Calibre DRC和LVS验证总结

Calibre学习总结第一章Calibre简述1. 1 Calibre 简介Calibre 作为Mentor Graphics 公司出品的后端物理验证（Physical Verification）工具，它提供了最为有效的DRC/LVS/ERC 解决方案，特别适合超大规模IC电路的物理验证。

它支持平坦化（Flat mode ）和层次化（Hierarchical mode）的验证，大大缩短了验证的过程；它高效可靠的性能已经被各大Foundry 认证，作为Tape Out 之前的验证标准。

它独有的RVE（Result ViewEnviroment）界面可以把验证错误反标到版图工具中去，而且良好的集成环境便于用户在版图和电路图之间轻松转换，大大提高了改错的效率。

xCalibre 具有版图寄生参数抽取的功能。

1．2手册在工作站下输入mgcdocs &命令，就可阅读Calibre的所有手册。

1．3几个常用的缩写命令1、SVRF---Standard Verification Rule Format（标准的检查文件）2、RVE---Results Viewing Environment(显示结果用的环境窗口)3、SVDB---Standard Verification Database (LVS results)4、DRC---Design Rule Checking5、LVS---Layout Versus Schematic6、ERC---Electrical Rule Checking第二章Calibre DRC2．1数据准备完成CalbireDRC需要的数据有版图数据和执行DRC检查的命令文件（Runset）。

版图数据支持GDSII、CIF、BINARY、ASCII 格式。

2．2流程图Runset Completed LayoutCalibre DRCASCII Report DRC Results DatabaseLocate Errors Using Calibre RVE and Layout Tool Correct Layout Errors2．3 DRC Runset File1 基本控制，原有DRACULA的file可以用drac_cvt sourcefile targetfile命令来转换。

CalibreDRC和LVS验证归纳

CalibreDRC和LVS验证归纳Calibre学习总结第⼀章Calibre简述1. 1 Calibre 简介Calibre 作为Mentor Graphics 公司出品的后端物理验证（Physical Verification）⼯具，它提供了最为有效的DRC/LVS/ERC 解决⽅案，特别适合超⼤规模IC电路的物理验证。

它⽀持平坦化（Flat mode ）和层次化（Hierarchical mode）的验证，⼤⼤缩短了验证的过程；它⾼效可靠的性能已经被各⼤Foundry 认证，作为Tape Out 之前的验证标准。

它独有的RVE（Result ViewEnviroment）界⾯可以把验证错误反标到版图⼯具中去，⽽且良好的集成环境便于⽤户在版图和电路图之间轻松转换，⼤⼤提⾼了改错的效率。

xCalibre 具有版图寄⽣参数抽取的功能。

1．2⼿册在⼯作站下输⼊mgcdocs &命令，就可阅读Calibre的所有⼿册。

1．3⼏个常⽤的缩写命令1、SVRF---Standard Verification Rule Format（标准的检查⽂件）2、RVE---Results Viewing Environment(显⽰结果⽤的环境窗⼝)3、SVDB---Standard Verification Database (LVS results)4、DRC---Design Rule Checking5、LVS---Layout Versus Schematic6、ERC---Electrical Rule Checking第⼆章Calibre DRC 2．1数据准备完成CalbireDRC 需要的数据有版图数据和执⾏DRC 检查的命令⽂件（Runset ）。

版图数据⽀持GDSII 、CIF 、BINARY 、ASCII 格式。

2．2流程图2．3 DRC Runset File1 基本控制，原有DRACULA 的file 可以⽤drac_cvt sourcefile targetfile 命令来转换。

Calibre LVS 介绍

Calibre LVS 介绍本篇就讲解有关LVS方面的内容。

具体实例可以参照 ”dracula LVS介绍”中的说明。

一、具体操作：%drac_cvt %caliber –lvs | tee mlvs.logopen cell view “lvs_test”%calibre –rveLoad LVS result databasemodify layoutuse query tools to highlight errors (举例)*注：当然还有其他一些工具来帮助查找错误所在，点击就可以，不至于要想半天来判断错在source端还是drain 端等扼杀脑细胞的问题了。

有一大特点就是很人性化的点击，就到显示到相应的位置，无法是layout还是schematic或者是source net list。

二、相关文件内容1, netlist***** lvs_test NETLIST ******.BIPOLAR.GLOBAL VSS VDD************************************************************************************.SUBCKT lvs_test OUT INRI6 net2 IN 1kCI4 OUT VSS 0.2pMI1 VSS net2 OUT VSS PMI0 VDD net2 OUT VDD N.ENDS可以用 caliber –lv –cs 对netlist进行转换和语法分析。

*建议：subckt name最好与cell name一致。

2，由dracula 转换过来作了些小的修改，只是保证了语法没有错，并且能达到基本的要求为目的，所以大家可以对比上次 dracula 来看。

Caliber ERC 一般与 LVS 一起验证，要产生 LVS 可RVE 的database，需要加入 MASK SVDB DIRECTORY "svdb" QUERY 会产生 svdb目录，要产生ERC database 要使用 ERC SELECT CHECK 。

calibre_v2lvs

calibre自带v2lvs命令使用指南发表于13 天前⁄系统工具⁄暂无评论⁄被围观208 views+做为现今流行的深亚微米集成电路物理验证工具，calibre 有其强大的功能，其v2lvs命令能够方便的把verilog格式网表转为spice格式网表，对于IC后端的工程师来说是非常有用，且有必要掌握的。

命令：v2lvs可用参数：[-l verilog_lib_file] [-lsp spice_library_file] [-lsr spice_library_file] [-s spice_library_file] [-s0 groundnet] [-s1 powernet] [-sk] [-p prefix] [-w warning_level] [-a array_delimiters] [-c char1[char2]] [-u unnamed_pin_prefix] [-t svdb_dir] [-addpin pin_name] [-b] [-n] [-i] [-e] [-h] [-cb][-ictrace] 参数介绍：··-v verilog_design_fileSpecifies the filename of the input Verilog structural netlist.·-o output_spice_fileSpecifies where to place the output LVS SPICE netlist. Default is standard out. ·-l verilog_lib_fileSpecifies the location of the Verilog primitive library file. It is not translated. ·-lsp spice_library_fileSpecifies SPICE library file name using pin mode. The SPICE file is parsed for interface configurations. Pins with pin select ([ ]) annotation are kept as individual pins using escaped identifiers.·-lsr spice_library_fileSpecifies SPICE library file name using range mode. The SPICE file is parsed for interface configurations. Pins with pin select ([ ]) annotation are assembled into Verilog ranges.·-s spice_library_fileSpecifies that the -o output file have a .INCLUDE statement placed at the beginning that points to the SPICE library file.·-s0 groundnetSpecifies the default net name for mapping to pin connections with a value of zero (0). Outputs the specified names in place of Verilog supply0 nets and generates .GLOBAL declarations in the output netlist.·-s1 powernetSpecifies the default net name for mapping to pin connections with a value of one (1). Outputs the specified names in place of Verilog supply1 nets and generates .GLOBAL declarations in the output netlist.·-skSpecifies that Verilog supply0 and supply1 nets are not connected to the global power and ground nets.·-p prefixAdds prefix to Verilog gate level primitive cells.·-w warning_levelControls the amount of warning message output. Possible level choices are:0 Selects to output no warning messages.1 Selects to output warning messages for skipped blocks and modules only.2 Selects to output level 1 and calls to undeclared modules and pin arrays with widths wider than ports. This is the default.3 Selects to output level 2 and called port array mismatches and unsupported compiler directives.4 Selects output level 3 plus all ignored constructs.·-a array_delimitersChanges the array delimiter characters. The default is [ ].·-c char1[char2]Sets the substitution characters for escaped identifier characters illegal in SPICE. char1 replaces $, comma, (, ), and =. char2 replaces /. No space is needed between the two user-supplied arguments.·-u unnamed_pin_prefixSpecifies a prefix to add to unnamed pin connections in module instantiations. ·-t svdb_dirAdds source netlist pin direction information to the SVDB. This is used in Calibre xRC.·-addpin pin_name。

Calibre DRC和LVS验证总结

Calibre学习总结第一章 Calibre简述1. 1 Calibre 简介Calibre 作为Mentor Graphics 公司出品的后端物理验证（Physical Verification）工具，它提供了最为有效的DRC/LVS/ERC 解决方案，特别适合超大规模IC电路的物理验证。

它支持平坦化（Flat mode ）和层次化（Hierarchical mode）的验证，大大缩短了验证的过程；它高效可靠的性能已经被各大Foundry 认证，作为Tape Out 之前的验证标准。

它独有的RVE（Result ViewEnviroment）界面可以把验证错误反标到版图工具中去，而且良好的集成环境便于用户在版图和电路图之间轻松转换，大大提高了改错的效率。

xCalibre 具有版图寄生参数抽取的功能。

1．2手册在工作站下输入mgcdocs &命令，就可阅读Calibre的所有手册。

1．3几个常用的缩写命令1、SVRF---Standard Verification Rule Format（标准的检查文件）2、RVE---Results Viewing Environment(显示结果用的环境窗口)3、SVDB---Standard Verification Database (LVS results)4、DRC---Design Rule Checking5、LVS---Layout Versus Schematic6、ERC---Electrical Rule Checking第二章Calibre DRC2．1数据准备完成CalbireDRC需要的数据有版图数据和执行DRC检查的命令文件（Runset）。

版图数据支持GDSII、CIF、BINARY、ASCII 格式。

2．2流程图Runset Completed LayoutCalibre DRCASCII Report DRC Results DatabaseLocate Errors Using Calibre RVE and Layout Tool Correct Layout Errors2．3 DRC Runset File1 基本控制，原有DRACULA的file可以用drac_cvt sourcefile targetfile命令来转换。

calibre版图drc,lvs,pex和后仿真smic65

生成版图以及calibre的DRC、LVS、PEX和后仿真在schematic界面：Tools--design synthesis--layout XL；在layout界面：Design--generate from source，出现下图，按照下图所示进行选择：注意，在I/O pins,一列中，修改完后一定要单击Apply；Pin type一列，一定要单击undate；pin Label shape一列，单机呢Pin label options,出现右图，layer name改为选择same as pin。

然后单击ok,ok。

接下来，自动生成了mos管的版图，我们需要做的是进行连线。

首先按键盘F键，使图居中；然后按shift+ F键，出现详细的mos管内部结构图；之后，在菜单栏单击options—display，出现下图：X snap spacing和Ysnap spacing调的越小，画线时的精度就越大。

Display levels里的stop，一般写20，表示显示的层数。

开始连线，画版图。

、、、、、///画完以后，进行DRC检查：在layout界面：calibre--run drc，出现下图：第一次进行drc时，在load runset file对话框里，单击cancel。

单击Rules标签，在DRC rules file里，单击“…”，选择DRC文件，DRC Run directory里选择运行的目录，最好自己新建一个文件夹。

单击input标签，出现下图：选中export from layout viewer，单击output标签，出现下图：不用改其他都不用改，单击run DRC标签，开始检查设计规则。

界面如下图：将show all 改为show not waived，变成下图：红色的就是不满足设计规程的，需要改版图。

右击下图右边的数字，如“19,20,21,22”，选择highlight，就会在版图界面放大并标出出错的地方。

Calibre验证工具使用指南

Calibre DRC/LVS使用指南单元库设计B组：吴亮马艳目录1．Calibre验证工具简介 (3)1.1Calibre DRC (3)1.2Calibre LVS (3)2．DRC可视化界面的使用 (3)2.1．运行步骤 (3)2.2．如何选择规则 (7)2.3．如何使用Group语句 (7)2.4．如何检查版图的被选区域 (7)3．LVS可视化界面的使用 (7)3.1．运行步骤 (7)3.2．Hcell的使用 (11)3.3．如何使用LVS BOX (11)3.4．短路和开路 (11)4.常见问题 (11)4.1 DRC使用中的常见问题 (11)4.2 LVS使用中所发生的问题 (12)5.rulefile文件的语法 (12)5.1基本的规则语法 (12)5.2 Rule file文件对大小写的区分 (12)5.3 Rule file文件的顺序 (13)5.4 INCLUDE语句 (13)5.5 如何使用条件语句 (13)5.6典型的LVS规则语法 (13)5.7 TEXT的语法 (14)5.8 如何将TEXT连接到目标层 (14)5.9 连接的建立 (14)5.10 软连接 (15)5.11 Property Tracing 语句 (15)5.12 REDUCE语句 (15)5.13 Antenna天线效应 (15)5.14 通过Calibre产生GDSII格式的输出 (16)5.15 LVL的使用 (16)6．用命令行执行Calibre (16)7．帮助文档 (17)1．Calibre验证工具简介Calibre是Mentor公司的一个版图验证工具,其主要包括DRC(Design Rule Checking设计规则验证)，LVS（Layout Versus Schematic版图与原理图对照验证）和RVE（Result Verification Environment 验证结果环境）.它可以进行Hierarchical(层次化)的验证，是一套支持多种格式的功能十分强大的验证工具。

CalibreLVSBOX的详细用法

CalibreLVSBOX的详细用法例如下面的buf包含两个inv单元：
对应的buf版图，inv单元版图只预留PIN：
勾选Calibre LVS中的LVS Options选项。

然后在LVS Options→include中勾选Include Rule Statements，并输入：
LVS BOX inv
Run LVS结果会有BOX单元提示。

2、匹配版图和电路不同名。

例如如版图的名称是inv_box，但电路依然为inv，这种情况需要使用到H-cells。

首先需要创建一个hcell文件，按照格式：[版图名][空格][电路名]的格式输入信息。

然后在Inputs→H-Cells中勾选Use H-Cells file，并选择上述的hcell文件。

同时也需要修改LVS Options→include→Include Rule Statements信息。

最后Run LVS。

3、匹配多个不同名的版图和同一个电路。

同一个inv可能由于版图的形状不同等原因存在不同名的单元，假设电路inv，版图有inv_box和inv_ip。

在上一种情况的基础上修改hcell文件。

inv_box inv
inv_ip inv
修改LVS Options→include→Include Rule Statements信息。

最后Run LVS。

CalibreDRC和LVS验证归纳

Calibre学习总结第一章Calibre简述1. 1 Calibre 简介Calibre 作为Mentor Graphics 公司出品的后端物理验证（Physical Verification）工具，它提供了最为有效的DRC/LVS/ERC 解决方案，特别适合超大规模IC电路的物理验证。

它支持平坦化（Flat mode ）和层次化（Hierarchical mode）的验证，大大缩短了验证的过程；它高效可靠的性能已经被各大Foundry 认证，作为Tape Out 之前的验证标准。

它独有的RVE（Result ViewEnviroment）界面可以把验证错误反标到版图工具中去，而且良好的集成环境便于用户在版图和电路图之间轻松转换，大大提高了改错的效率。

xCalibre 具有版图寄生参数抽取的功能。

1．2手册在工作站下输入mgcdocs &命令，就可阅读Calibre的所有手册。

1．3几个常用的缩写命令1、SVRF---Standard Verification Rule Format（标准的检查文件）2、RVE---Results Viewing Environment(显示结果用的环境窗口)3、SVDB---Standard Verification Database (LVS results)4、DRC---Design Rule Checking5、LVS---Layout Versus Schematic6、ERC---Electrical Rule Checking第二章Calibre DRC 2．1数据准备完成CalbireDRC 需要的数据有版图数据和执行DRC 检查的命令文件（Runset ）。

版图数据支持GDSII 、CIF 、BINARY 、ASCII 格式。

2．2流程图2．3 DRC Runset File1 基本控制，原有DRACULA 的file 可以用drac_cvt sourcefile targetfile 命令来转换。

928142-集成电路-calibre_lvs

Calibre物理验证之--- LVS
第八步
Run完后，会弹出两个窗口，一个是 report,一个是lvs RVE的，如右图，有笑脸的为lvs ok 的。
Calibre物理验证之--- LVS
第九步
下面我们来看一下有错的时候，报告会是怎么样的。
首先看一下lvs report文件，有一个叉号，说明此cell有误。
Calibre物理验证之--- LVS
第二步
在相应位置填入相应的文件路径及名称，lvs commandfile 然后load一下。选择验证路径。
Calibre物理验证之--- LVS
第三步
点击左侧第二项inputs，选择layout项，如果把 “export from layout viewer” 选项选中，则默认为系统 Stream out GDS。如果此选项关闭，则需要自己选择验证所需GDS。
CALIBRE物理验证之-LVS
张侠
Calibre物理验证之--- LVS
下面我们来学习利用calibre进行lvs验证，首先我们把需要的文件放到同一个路径下：建立一个lvs的路径，把lvs commandfile、 netlist等放到lvs路径下。
第一步
打开所要run 的cell,点击窗口菜单栏里的calibre，选择run lvs, 会弹出如右图窗口。
Calibre物理验证之--- LVS
第四步
点击Netlist选项，在Files 栏里填入 netlist的路径和名字（可以浏览选择），在Top cell栏里填入要验证的cell 在netlist中的名称。
Calibre物理验证之--- LVS

calibre_lvs

Calibre LVSKey Product Benefits• Precise Design Back Annotation.Extracts accurate device layout, con-nectivity and circuit comparison data for verification with the schematic layout.• Complete Device ParameterAnalysis. Verifies that the physical layout is equivalent to the device model by extracting and measuring the actual physical geometries in the layout.• Short Isolation Capabilities.Identifies and isolates the shortest paths between mismatched text labels on the same electrical net.• Flexible Parameter Calculations with Built-In Functions. Calculates default property values automatically,such as transistor length and width,and built-in functions allow the user to perform custom parameter calcula-tions.• Stress Effects Management.Measures physical device parameters to supply precise data to the simula-tor, minimizing device stress effects and maximizing power and reliability.• Logic Injection. Locates repeated device patterns in the design and sim-plifies them to improve processing speed and performance.• Highest Verification Accuracy with Calibre DRC. Pinpoints error detec-tion with advanced device extraction and netlist comparison features, mak-ing Calibre DRC the best solution for verifying digital, analog, mixed-signal and SoC designs.• Tight Integration with Calibre xRC/xL. Calibre xRC/xL directly reads LVS data structures and pro-vides complete circuit netlist informa-tion integrated to the source schematic for back annotation.• Tight Integration with CalibreRVE. Calibre LVS results and netlists can be viewed through the Calibre results viewing environment.• Seamless Design Flow Integration.Calibre LVS can be invoked from within all popular layout environ-ments through Calibre Interactive.Calibre LVS: Precise IC Layout Verification with the Schematic DesignCalibre® LVS, the market-leading layout vs. schematic physical verification tool, is tightly linked with both Calibre DRC and Calibre xRC to deliverproduction-proven device extraction for both physical verification and parasitic extraction. Calibre LVS performs a vital function as a member of a complete IC verification tool suite by providing device and connectivity comparisons between the IC layout and the schematic. Calibre's hierarchical processing engine runs Calibre LVS in tandem with Calibre DRC and Calibre xRC,supplying data for modifying the IC design to achieve superior functionality and reliability. Calibre LVS is unique among LVS tools because it measures actual device geometries for a complete accounting of physical parameters.These precise device parameters supply the information for back-annotation to the source schematic and the comprehensive data for running simulations.Calibre's ability to interactively verify and make corrections in an existing design framework, without being constrained by proprietary tools or flows,dramatically reduces iteration runtime and error debugging. This robust and easy-to-use integration enables designers to use Calibre as a single platform for cell/block and full-chip verification, as well as parasitic extraction.Calibre LVS, shown here invoked from within the Cadence ®Virtuoso layout environment through Calibre Interactive, offers efficient and accurate layout device and connectivity extraction as well as circuit comparison with the schematic.Physical V erificationD A T A S HE E TCapabilities of Calibre LVSThe industry-leading capabilities of Calibre LVS deliver exacting device layout and connectivity extraction as well as comprehensive circuit compar-ison and back annotation for verifying the actual IC layout with the schematic.The robust SVRF syntax language used in Calibre rule decks ensures that Calibre can accurately compare all device and circuit types. Calibre LVS has minimal text methodology depend-encies to make ramp-up fast and easy.Logic InjectionCalibre LVS uses an advanced logic injection technique to scan for repeated device patterns. When common, redun-dant patterns are found, the repeated devices are simplified and a level of hierarchy is injected that LVS uses during its comparison process. The types of logic that can be injected are memory bit cells, simple NAND NOR and INV gates, parallel/series gates and transmission gate multiplexers. The logic injection process greatly reduces the amount of system memory required by LVS, resulting in faster run times and superior overall performance.Another primary benefit of logic injec-tion is that it can remain active in LVS and the user does not have to know any specifics about the design to be able to achieve better performance. Logic injection is 100% reliable, does not generate any false errors, and can be used with or without Hcells.Accelerated Multi-Threading LVS Processing Power with Calibre MT and MTflexCalibre MT and Calibre MTflex capi-talize on pre-existing geometric threads generated by the Calibre hierarchical processing engine. The multi-threading CPU technology available with Calibre MT and the distributed network CPU processing capability of CalibreMTflex vastly increases the perform-ance and speed of Calibre LVS. The reduction in processing time results in much quicker design completions.Shorts Isolation By identifying the shortest paths between mismatched text labels on the same electrical net,IC verification time can besharply reduced by rapidly iden-tifying and repairing the source of a short. Large power/groundshorts are graphically isolated by layer in Calibre's Results Viewing Environment (Calibre RVE).Complete Device Parameter AnalysisCalibre LVS verifies that the physical layout of a device is equivalent to the device model by extracting and measuring its physical geometries in thelayout. Calibre LVS recognizes standard-named devices, then measures the device turns,wire space, core area, width and length until all physical param-eters areanalyzed. Next,LVS precisely compares theseparameters tothe parameters in the models to ensure that what is being built is what was simulated. The following illustrationdemonstrates this comprehensiveparameter comparison process.Original Pcell Modified PcellRead parameter method Physical Parameter Extraction If text = L1_abc T =NumCorners*90 / 360Then T = 1.5(Calibre method )This memory bit cell example demonstrates the logic injection process for simplifying repeated structures.The Calibre multiprocessing environment includes both Calibre MT and Calibre MTflex within flexible hardware configurations.The original pcell for inductor L1_abc has 1.5turns. The modified pcell has been flattened and a short length of line was added to bring both termi-nals out on the same side of the inductor. This effectively adds another ¼ turn to the inductor,potentially increasing the actual inductance by up to 16%. A minor change to a crucial component can cause a significant shift in the desired performance of the design.Managing Stress EffectsA parameterized cell can be placed during lower-level hierarchy cell creation. Later, at a higher level of the hierarchy, a layout designer may overlap the existing diffusion with new diffusion drawn at the parent cell. This design methodology saves space on the chip and determines the current flow and stress threshold of a device, but it can also create undesirable results that may go unnoticed during simulations. By measuring all the physical device parameters and supplying this precise data to the simulator, Calibre LVS maximizes device power and reliability while minimizing stress effects. Calibre Design Flow IntegrationCalibre can be invoked from within all popular design frameworks through Calibre Interactive. This gives designers access to an industry stan-dard single-flow physical verification, LVS and parasitic extraction platform. Calibre is also integrated with place-and-route flows, so it can readLEF/DEF and annotated GDS data to take advantage of the connectivity information to produce gate-level netlists for gate-level simulators. Calibre LVS with Calibre DRC Combining Calibre LVS with Calibre's advanced Design Rule Checking (DRC) tool makes Calibre the best choice for verifying digital, analog, mixed-signal and SoC designs. Calibre DRC provides the fastest methods possible to identify and repairdesign issues, including complexpower-to-ground short circuits. Theintegrity of a design is thoroughlytested over a series of iterative invoca-tions by running Calibre LVS alongwith Calibre DRC.Calibre LVS with CalibrexRC/xLFor parasitic netlists to be useable inthe designer's simulation testbench, theextracted layout netlist and parasiticdevices need to be back-annotated tothe schematic netlist. Consequently, aseamless interface between LVS andextraction is critical to ensure efficientdata handling for bothupstream design creation envi-ronments and downstreampost-layout analysis. WhenCalibre LVS is used withCalibre xRC/xL, intentionaldevice recognition (withdevice parameters) and para-sitic device extraction at thetransistor, gate and hierarchicallevels are provided to achievethe highest performance, capacity andyield from post-layout simulation andback-annotation of simulation resultsto the source schematic. Additionalcapabilities include:• Standard and user-defined deviceextraction statements allow users toeasily extract 3, 4, or N-terminaldevices for digital, analog, and RFdesigns.• Robust parameter extraction capabili-ties allow users to extract standard orcomplex equation-based user-definedparameters of any physical data.• Rule writing is simplified throughautomated gate recognition, standarddevice reduction, and other options.• Supported extraction and comparisonof device M-parameters ensure tighttolerances for analog circuits.• User-defined device reduction algo-rithms deliver unparalleled user con-trol.• Verilog translator provides easy inputthrough a standard SPICE input.Calibre LVS with CalibreInteractiveIdentifying physical errors in anexisting design database dramaticallyimproves total debug time. After theerrors are identified and debugged, afollow-up verification step is required.Calibre Interactive reduces the amountof time required to invoke these verifi-cation runs. Features include:• Intuitive graphical interface.• Interactive integration with popularlayout tools automates the informa-tion required for verification.• Pushbutton access from within thelayout environment.• Built-in memory for common runtasks with runset support.• Calibre LVS run options can be seton the fly.• LSF (Load Sharing Facility) supportreduces runtime environment con-straints.Calibre LVS with Calibre RVEThe time spent debugging a designcan dramatically impact the total timeto get it to manufacturing. Calibre RVEspecifically address this problem byinstantly identifying design errors inthe user's own design environment.Calibre RVE highlights LVS resultsin the layout and schematic windows,as well as in the source and extractednetlists. This ability gives designers theultimate graphical debugging tool forcell/block and full chip designs.Features include:• User-friendly, intuitive graphicalinterface.• Automated integration into commonlayout environments.Calibre LVS manages possible stress effects by measuring actual physical parameters to account for irregular-shaped diffusion.• Cross-probe results between layout,schematic, source netlist, layout netlist and Calibre LVS results files.• Highlight to schematic capture prod-ucts, including Mentor Graphics Design Architect-IC and Cadence Composer.• Automated short isolation debugging makes even the most complex power or ground short easy to fix.• Fast and intuitive hierarchical SPICE browser for source and layout netlists.Copyright © 2005 Mentor Graphics Corporation. Mentor Graphics and Calibre are registered trademarks of Mentor Graphics Corporation. All other trademarks mentioned in this document are trademarks of their respective owners.For information, articles and papers, visit Mentor Graphics online at 08/2005/MGCCorporate Headquarters Mentor Graphics Corporation 8005 SW Boeckman Road Wilsonville, OR 97070-7777Phone: 503-685-7000Sales and Product Information Phone: 800-547-3000503-685-8000Silicon Valley Headquarters Mentor Graphics Corporation 1001 Ridder Park DriveSan Jose, California 95131 USA Phone: 408-436-1500Fax: 408-436-1501North American Support Center Phone: 800-547-4303Fax: 800-684-1795Europe HeadquartersMentor Graphics Corporation Arnulfstrasse 20180634 Munchen GermanyPhone: 49 (0) 89 57096-0Fax: 49 (0) 89 57096-400Pacific Rim Headquarters Mentor Graphics (Taiwan)Room 1603, 16FInternational Trade BuildingNo. 333, Section 1, Keelung Road Taipei, Taiwan, ROC Phone: 886-2-87252000Fax: 886-2-27576027Japan HeadquartersMentor Graphics Japan Co., Ltd.Gotenyama Hills7-35, Kita-Shinagawa 4-chome Shinagawa-Ku, Tokyo 140 JapanPhone: 81-3-5488-3030Fax: 81-3-5488-3021The Calibre design flow, showing the inter-actions and dependencies between Calibre Interactive, Calibre LVS, Calibre xRC,Calibre DRC and Calibre’s results viewing environment.Calibre RVE offers dynamic cross-probing capabilities between layout,schematic, source netlist, layout netlist and LVS results files.1023980-w。

Calibre经典教程和看LVS的错误报告的方法

Calibre经典教程和看LVS的错误报告的方法看calibre lvs 错误报告的方法1.Report开头部分的Warning和Error信息（因为出现Warning和Error的情况很多，这里主要举一些常见的例子）：∙Error部分：只要report的开头部分有Error信息出现，lvs就肯定没有运行成功。

Error一般由lvs命令文件或netlist文件中的参数定义引起，这时候需要修改lvs文件或者netlist。

Error信息都很直观，比较容易查出产生Error的地方。

o Example1 (参见文件“lvs_test1.rep”) ：在”lan_yang_dig.cir”的2191和2192行调用到了两个标准单元”INLX1”和”LOGICOL”，但是netlist中找不到对这两个标准单元的描述。

这个错误需要检查netlist，添加上对这些标准单元的描述部分。

通常标准单元的netlist由foundry提供，是一个单独的cdl或者spice文件；Example1：LVS Netlist Compiler - Errors and Warnings for "LANYANG_FULLCHIP_V11_20060427.CIR"-------------------------------------------------------------Error: No matching ".SUBCKT" statement for "INLX1" at line 2191 in file "lan_yang_dig.cir"Error: No matching ".SUBCKT" statement for "LOGIC0L" at line2192 in file "lan_yang_dig.cir"..................Warning部分：warning不会影响lvs的运行，但是经常会导致结∙果的不正确。