基于FPGA的数字时钟设计开题报告
用fpga简易数字钟电路设计实验报告 概述及解释说明
用fpga简易数字钟电路设计实验报告概述及解释说明1. 引言1.1 概述本实验报告旨在介绍使用FPGA（可编程门阵列）设计的简易数字钟电路。
数字钟是一种可以显示时间的时钟装置，广泛应用于日常生活和工业领域。
本文将详细讲解数字钟的设计原理、硬件要求、设计步骤以及实验的实现过程。
1.2 文章结构本文共分为五个部分，即引言、FPGA简易数字钟电路设计、实验实现过程、实验结果分析和结论与总结。
下面将对每个部分进行具体说明。
1.3 目的该实验旨在通过学习和操作FPGA，深入理解数字电路设计的基本原理和方法，并通过设计一个简易的数字钟电路来巩固所学知识。
通过本实验，我们还将探索数字钟电路的性能评估和可能的改进方向，并对未来发展方向进行展望。
同时，通过参与这个项目，我们也将获得一定的实践经验和技能提升。
2. FPGA简易数字钟电路设计：2.1 设计原理：在本次实验中，我们使用FPGA（现场可编程逻辑门阵列）来设计一个简易的数字钟电路。
FPGA是一种集成电路芯片，可依据用户需要重新配置其内部互连，从而实现不同的逻辑功能。
我们将利用FPGA的可编程性和强大的计算能力来实现数字钟的功能。
该数字钟电路主要由时钟模块、倒计时模块和显示模块组成。
时钟模块负责产生稳定而精确的脉冲信号作为系统的时基；倒计时模块通过对输入时间进行倒计时操作，并发出相应信号提示时间变化；显示模块用于将倒计时结果以数码管显示出来。
2.2 硬件要求：为了完成该设计，我们需要准备以下硬件设备：- FPGA开发板：提供了外部接口和资源，用于连接其他硬件设备并加载程序。
- 数码管：用于显示时间信息。
- 时钟源：提供稳定而精确的脉冲信号作为系统的时基。
2.3 设计步骤：以下是设计步骤的详细说明：1. 确定所需功能：首先明确数字钟需要具备哪些功能，例如12小时制还是24小时制、倒计时功能等。
2. 确定FPGA型号：根据设计需求和资源限制，选择适合的FPGA型号。
基于FPGA的电子钟设计报告
基于FPGA的电子钟设计报告一、FPGA的基本知识1、可编程逻辑器件的概况可编程逻辑器件主要分为FPGA和CPLD 两种,两者的功能基本相同。
FPGA--现场可编程门阵列的简称CPLD--复杂可编程逻辑器件的简称2、FPGA芯片及其最小系统(1)FPGA芯片它的外形与普通嵌入式处理器芯片相同采用PGA(Organic pin grid Array，有机管脚阵列)的封装形式，但可以通过烧写特殊程序改变其内部结构，实现专门的电路功能。
基于FPGA的数字时钟2019-11-23 21:36·电力源动一、FPGA的基本知识1、可编程逻辑器件的概况可编程逻辑器件主要分为FPGA和CPLD 两种,两者的功能基本相同。
FPGA--现场可编程门阵列的简称CPLD--复杂可编程逻辑器件的简称它的外形与普通嵌入式处理器芯片相同采用PGA(Organic pin grid Array，有机管脚阵列)的封装形式，但可以通过烧写特殊程序改变其内部结构，实现专门的电路功能。
二、FPGA的设计方法1、编程语言FPGA的主流程序设计语言主要有VHDL语言与Verilog语言两种。
本课题采用VHDL语言进行编写。
VHDL--用简洁明确的源代码来描述复杂的逻辑控制。
它具有多层次的设计描述功能，层层细化，最后可直接生成电路级描述。
Verilog--一种基本语法与C语言相近，相比较于C语言更容易理解，2、图形化程序设计(设计效率低)三、软件开发环境QuartusII是Altera提供的FPGA开发集成环境，它提供了一种与结构无关的设计环境，使设计者能方便地进行设计输入、快速处理和器件编程。
它完全支持VHDL设计流程，其内部嵌有VHDL逻辑综合器。
四、数字钟功能模块认识数字时钟的设计采用了自顶向下分模块的设计。
底层是实现各功能的模块，各模块由VHDL语言编程实现顶层采用原理图形式调用。
具体的设计框图：各模块原理剖析：（1）在七段数码管上具有时--分--秒的依次显示；（2）时、分、秒的个位记满十向高位进一，分、秒的十位记满五向高位进一，小时按24进制计数，分、秒按60进制计数；（3）整点报时，当计数到整点时扬声器发出响声；（4）时间设置：可以通过按键手动调节秒和分的数值。
基于FPGA设计电子时钟开题报告
在毕业设计之前，利用图书馆、互联网获取了Modelsim6.5g仿真技术及Quartus II 9.0 (32-Bit)编程软件技术的相关资料；对于题目关键技术要点，通过向导师答疑，从而确定了题目的技术方案,并且阅读了相关资料。
（1）黄志伟、王彦《FPGA系统设计与实践》[M],北京；电子工业出版社，2005.1.
计算机一台；
FPGA开发板，以及完成设计所需要的芯片、元器件；
掌握Modelsim6.5g和Quartus II 9.0 (32-Bit)或NIOS II等软件的相关知识。
指导教师签名：日期：2013年4月8日
1、课题来源：课题来源分为结合实际课题和自拟课题两种，结合实际课题中来源于科研课题的要填写确切基金项目、企事业单位项目，不能写横向、纵向课题等。
东北石油大学
毕业设计开题报告
2013年4月8日
东北石油大学学生开题报告表
课题Hale Waihona Puke 称基于FPGA的电子时钟的设计
课题来源
自拟课题
课题类型
A
指导教师姓名
学生姓名
学号
专业
电子信息工程
开题报告内容：（调研资料的准备，设计目的、要求、思路与预期成果；任务完成的阶段内容及时间安排；完成设计（论文）所具备的条件因素等。）
7～9周：硬件电路设计。研制电路，插接面包板，搭建电路，并进行性能调试，无误后进行实物制作，制作PCD板，焊接、检查及测试。
10～11周：软件程序设计。
12周：系统模块调试以及系统总体联调
13～14周：总结、完善、撰写论文。
15周：学习使用PPT，准备论文答辩。
６.完成毕业设计所具备的条件
学校图书馆中的参考书籍，校园网上各种信息检索系统中的相关文献等。
基于FPGA的多功能数字钟设计报告
***大学电工电子实验报告EDA技术基础设计报告多功能数字钟设计电子信息科学与技术年 月 日多功能数字钟设计一．任务解析用Verilog硬件描述语言设计数字钟，实现：1、具有时、分、秒计数显示功能，以二十四小时循环计时。
2、具有调节小时，分钟的功能。
3、具有整点报时同时LED灯花样显示的功能。
4、【发挥】三键（模式选择，加，减）调整，数码管闪烁指示功能。
5、【发挥】增加闹钟任意设定功能，时间精确到分。
二．方案论证第2页，共19页三．重难点解析1、模式选择键的设计//模式选择键。
有5个模式，m0为正常走钟；m1为调分；m2为调时；m3为闹钟调分；m4为闹钟调时。
module mode_key(key,clr,m);input key,clr;output [2:0]m;reg [2:0]m;always @(posedge key or negedge clr) beginif(!clr) m=0;else if(m==4) m=0;else m=m+1;endendmodule2、数字钟秒钟计数设计module cnt60_sec(clk,clr,q,c);input clk,clr;output [6:0]q;output c;reg [6:0]q;reg c;always @(posedge clk or negedge clr) beginif(!clr) begin q=0;c=0;endelse if(q[3:0]==9) begin q[3:0]=0;if(q[6:4]==5) begin q[6:4]=0; c=1;endelse q[6:4]=q[6:4]+1;end第3页，共19页else begin q[3:0]=q[3:0]+1;q[6:4]=q[6:4];c=0;endendendmodule、秒钟计数模块就是一个60的计数器，计数到59的时候清零，进位加1。
调时不需要控制秒钟，所以没有加模式选择按键。
基于FPGA的时钟同步控制系统研究与实现的开题报告
基于FPGA的时钟同步控制系统研究与实现的开题报告本开题报告旨在介绍一种基于FPGA的时钟同步控制系统研究与实现方法。
该系统的目的是实现对多个节点的时钟进行同步控制，确保各节点的时钟保持一致性，从而实现高精度的数据同步和传输。
一、研究背景时钟同步是在分布式控制系统中非常关键的一个问题，其核心目标是保证各节点的时钟保持一致性。
在传统的时钟同步方法中，通常使用GPS和卫星信号进行同步。
但是这种方法比较昂贵，同时受限于环境因素（如信号干扰）等因素，不适用于所有的应用场景。
基于FPGA的时钟同步控制系统，是一种新型的时钟同步方法。
其核心原理是依靠FPGA技术实现对多个节点时钟进行同步控制，实现高效的数据同步和传输。
与传统方法相比，基于FPGA的时钟同步控制系统不仅成本更低、精度更高，而且更加灵活、可靠。
二、研究目的和意义基于FPGA的时钟同步控制系统的目的是实现高精度数据同步和传输。
该系统在以下方面具有重要意义：1. 提高系统可靠性。
传统的时钟同步方法受限于环境因素，容易受到干扰影响，影响同步精度。
而基于FPGA的系统可在无需外部干扰的情况下实现高精度的时钟同步控制，提高系统可靠性。
2. 降低成本。
基于FPGA的时钟同步控制系统与传统的GPS和卫星信号同步方法相比，成本更低，更加适用于一些成本敏感的应用场景。
3. 增强灵活性。
基于FPGA的时钟同步控制系统具有可编程性，可以根据应用需要进行灵活调整，提高系统的适用性和可用性。
三、研究内容和方法1. 系统设计。
研究建立基于FPGA的时钟同步控制系统模型，设计控制算法。
2. 系统实现。
对系统模型进行开发，实现同步控制系统，并针对其进行性能测试和优化。
3. 系统评估。
对实现的系统进行性能评估，对其进行同步精度和系统可靠性测试。
四、研究计划本项目的研究时间为一年，主要研究计划如下：第一阶段（前三个月）：对基于FPGA的时钟同步控制系统进行相关背景资料的调研和收集，了解各种同步控制方法，并确定研究重点和目标。
基于FPGA的数字钟设计
基于FPGA的数字钟设计摘要:现实生活中经常会出现需要用时间测定参数数值的情况，服务日常生活和生产。
基于FPGA设计数字电路产品已经成为当前的重要设计方法。
本文设计选用了Quartus软件环境，运用描述逻辑Verilog HDL，由上至下的模式，基于FPGA完成了数字时钟的设计方案。
本次设计成果采用按键对闹钟的起止点进行控制，能够显示时，分，秒等并且能够实现整点报时。
其中的FPGA技术就是本次试验的亮点之一，其设计易于学习，各个模块分工清晰，在模拟软件上很容易运行，还能够适配于许多种环境，因此总体的系统性能指标还是相当有保证的。
关键词:数字钟；FPGA；Verilog HDL；Quartus1.1 课题研究背景在现代社会，数据集成电路已广泛运用于日常日常生活的各行各业。
数据集成电路也在不停拆换。
从起初的整流管、电子管、大中小型集成电路发展趋势为具备特大型集成电路和独特作用的各类专用型集成电路。
可是，因为微电子技术科技进步的迅猛发展，集成电路设计方案和生产制造工作中再也不会由半导体生产商独立担负。
系统软件室内设计师更喜欢立即设计方案专用型集成电路(ASIC)处理芯片，并马上资金投入具体运用，因而发生了当场可编程逻辑机器设备(FPLD)，在其中应用最普遍的是当场可编门阵列(FPGA)。
数字钟是一种选用数字电路设计技术性完成时、分、秒计时的装置，在完成数据与此同时表明时、分、秒的准确时间和精确校正时，体积小、重量轻、抗干扰能力强、对自然环境需要高、高精密、易于开发设计等与在办公系统系统软件等众多行业运用非常普遍的传统式表壳式机械手表对比，数字表更精确、形象化，因为沒有机械设备装置，使用期限长。
1.2 国内外研究现状近些年来已经有许多技术人员针对电子器件以及时钟等技术进行了研究，但真正意义上的数字钟表起源于50年代或60年代。
伴随着在我国数字钟表电源电路销售市场的迅速发展趋势，尤其是十二五阶段经济发展方法这一领土主权主旋律早已明确，与之有关的关键生产制造技术运用和产品研发将变成领域公司关心的焦点。
fpga毕业设计开题报告.doc
fpga毕业设计开题报告FPGA（Field－Programmable Gate Array），即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。
以下是fpga毕业设计，欢迎阅读。
1选题目的意义和可行性在这个时间就是金钱的年代里，数字电子钟已成为人们生活中的必需品。
目前应用的数字钟不仅可以实现对年、月、日、时、分、秒的数字显示，还能实现对电子钟所在地点的温度显示和智能闹钟功能，广泛应用于车站、医院、机场、码头、厕所等公共场所的时间显示。
随着现场可编程门阵列( field program-mable gate array ，FPGA) 的出现，电子系统向集成化、大规模和高速度等方向发展的趋势更加明显，作为可编程的集成度较高的ASIC，可在芯片级实现任意数字逻辑电路，从而可以简化硬件电路，提高系统工作速度，缩短产品研发周期。
故利用FPGA这一新的技术手段来研究电子钟有重要的现实意义。
设计采用FPGA现场可编程技术，运用自顶向下的设计思想设计电子钟。
避免了硬件电路的焊接与调试，而且由于FPGA的I /O 端口丰富，内部逻辑可随意更改，使得数字电子钟的实现较为方便。
本课题使用Cyclone EP1C6Q240的FPGA器件，完成实现一个可以计时的数字时钟。
该系统具有显示时、分、秒，智能闹钟，按键实现校准时钟，整点报时等功能。
满足人们得到精确时间以及时间提醒的需求，方便人们生活。
2 研究的基本内容与拟解决的主要问题2.1研究的基本内容数字时钟是采用电子电路实现对时间进行数字显示的计时装置，由于数字集成电路的发展和石英晶体振荡器的广泛应用，使得数字钟的精度不断提高。
数字时钟系统的实现有很多，可以利用VerilogDHL语言在Quartus II里实现时、分、秒计数的功能。
在芯片内部存储器设24个字节分别存放时钟的时、分、秒信息。
数字时钟首先是秒位（共8位）上按照系统时钟CLK进行计数，存储器内相应的秒值加1；若秒位的值达到60（110000），则将其清零，并将相应的分位（共8位）的值加1；若分值达到60（110000），则清零分位，并将时位（共8位）的值加1；若计数满24（100100）后整个系统从0开始重新进行计数。
基于FPGA的数字钟设计-华中科技大学电子线路实验报告
基于FPGA的数字钟设计Your Name一、实验目的1.了解数字钟的功能要求及设计方法；2.了解CPLD/FPGA的一般结构及开发步骤；3.熟悉用FPGA器件取代传统的中规模集成器件实现数字电路与系统的方法。
二、实验要求1.以数字形式显示时、分、秒的时间；2.小时计数器为同步24进制；3.要求手动校时、校分；4.任意闹钟；5.小时为12/24进制可切换；6.报正点数（几点响几声）。
三、实验内容1.系统模块框图2.时间校准模块时间校准模块可由两位控制信号控制当前校准状态。
3.时分秒计数模块时分秒计数模块由60进制秒计数器、60进制分计数器和24进制时计数器组成。
时分秒的计数器具有复位和计数功能。
其中CR为复位信号，当CR为0时，时分秒的计数器清0，EN为使能信号，EN为1时开始计时，EN为0则暂停计时。
分秒时的进位通过外部组合逻辑实现。
4.显示模块计时模块产生的BCD码通过编写的CD4511功能模块转换为数码管的显示信号。
5.分频模块开发板的系统时钟为50MHz，产生1Hz的CP信号需要一个模为25M的计数器分频得到1Hz的CP信号。
四、具体代码1.顶层模块(clock.v)module SHOW_CTRL(MODE,SHOW_MODE,CP,Hour,Minute,Second,SHOW1,SHOW2);input CP,MODE,SHOW_MODE;input[7:0]Hour,Minute,Second;output[7:0]SHOW1,SHOW2;reg[7:0]SHOW1,SHOW2;always@(MODE,SHOW_MODE) beginif((MODE==0)&&(SHOW_MODE==0))begin SHOW2<=Minute[7:0];SHOW1<=Hour[7:0]; endelse if((MODE==0)&&(SHOW_MODE==1))begin SHOW2<=Second[7:0];SHOW1<=Minute[7:0]; endelse if((MODE==1)&&(SHOW_MODE==0))begin SHOW2<=Minute[7:0];SHOW1<=Hour[7:0]; endelse if((MODE==1)&&(SHOW_MODE==1))begin SHOW2<=Second[7:0];SHOW1<=Minute[7:0]; endendendmodule2.分频模块(clk_div.v)module clk_div(clk_50M,clk_1);input clk_50M;output reg clk_1;reg [8:0]count;always @(posedge clk_50M)beginif(count>8'd25)beginclk_1=~clk_1;count=0;endelsecount<=count+1;endendmodule3.模60计数器模块(counter60.v)module counter60(EN,CP,nCR,QoH,QoL);input EN,CP,nCR;output [3:0]QoH,QoL;reg [3:0]QoH,QoL;always@(posedge CP) beginif(~nCR) beginQoH<=4'b0000;QoL<=4'b0000; endelse if(~EN) beginQoH<=QoH;QoL<=QoL; endelseif(QoH==4'b0101&&QoL==4'b1001)beginQoH<=4'b0000;QoL<=4'b0000;endendelse if(QoH<4'b0110&&QoL<4'b1001){QoH,QoL}<={QoH,QoL+4'b0001};else if(QoH<4'b0110&&QoL==4'b1001){QoH,QoL}<={QoH+4'b0001,4'b0000};endendmodule4.模24计数器模块(counter24.v)module counter24(nCR,EN,CP,CntH,CntL);input CP,nCR,EN;output[3:0] CntH,CntL;reg [3:0]CntH,CntL;reg CO;always@(posedge CP or negedge nCR) beginif(~nCR) {CntH,CntL}<=8'h00;else if(~EN) {CntH,CntL}<={CntH,CntL};else if((CntH>2)||(CntL>9)||((CntH==2)&&(CntL>=3))){CntH,CntL}<=8'h00;else if((CntH==2)&&(CntL<3))begin CntH<=CntH; CntL<=CntL+1'b1; end else if(CntL==9) begin CntH<=CntH+1'b1; CntL<=4'b0000; endelse begin CntH<=CntH; CntL<=CntL+1'b1; endendendmodule5.显示模块(HEX2LED.v)module HEX2LED(HEX,SEG);input[3:0] HEX;output[7:0] SEG;wire[3:0] HEX;reg[6:0] SEG;always@(HEX)begincase(HEX)4'h0: SEG = 7'b0000001;4'h1: SEG = 7'b1001111;4'h2: SEG = 7'b0010010;4'h3: SEG = 7'b0000110;4'h4: SEG = 7'b1001100;4'h5: SEG = 7'b0100100;4'h6: SEG = 7'b0100000;4'h7: SEG = 7'b0001111;4'h8: SEG = 7'b0000000;4'h9: SEG = 7'b0000100;default: SEG = 7'b0000001;endcaseendendmodule五、仿真截图（仿真秒时分计时及其数码管显示，仿真环境为vivado 2018.3）秒计时仿真分计时仿真时计时仿真如下图所示为分校准仿真，当Amin分校准位为1时分开始随着CP信号的频率以1秒加1的步进变动。
基于FPGA的数字钟设计
数字系统课程设计报告书课题名称基于FPGA的数字钟设计院系姓名学号专业班级指导教师设计时间目录摘要 (1)1设计目的 (2)2设计内容及要求 (2)3系统整体方案及设计原理 (3)4各模块电路设计与实现 (4)4.1 分频模块设计与实现 (4)4.1.1分频模块图4.1.2分频模块程序4.2 计数器模块设计与实现 (5)4.2.1计数模块图4.2.2秒计数器程序4.2.3分计数器程序4.2.4时计数器程序4.3 1602显示驱动模块设计与实现 (10)4.3.1 1602显示驱动模块图4.3.2 1602显示驱动模块程序5系统仿真及硬件下载 (17)5.1系统仿真（步骤，总原理图，仿真图） (17)5.1.1系统仿真步骤5.1.2总原理图5.1.3仿真图5.2硬件下载（引脚分配，下载步骤） (18)5.2.1引脚分配5.2.2下载步骤6设计总结 (21)参考文献 (21)摘要随着微电子技术、计算机技术、半导体技术的发展，很多传统的数字门电路设计已经被可编程逻辑器件代替。
而相对于传统的模拟控制技术，也被数字控制系统所代替。
作为可编程逻辑器件的硬件描述语言Verilog HDL,由于它具有类似于通用C语言的风格，被不少FPGA开发者所推崇。
在数字控制这个领域，FPGA的应用也越来越广泛，因此，作为硬件描述语言Verilog HDL就显示出了它的重要性。
它是一种全方位的硬件描述语言，具有极强的描述能力，能支持系统行为级、寄存器传输级和逻辑门级这三个不同层次的设计；支持结构、数据流、行为三种描述形式的混合描述，覆盖面广，抽象能力强，因此在实际应用中越来越广泛。
本设计为一个数字钟，一个具有“时”、“分”、“秒”显示的计时器,（23时59分59秒）。
它采用EDA技术，以硬件描述语言Verilog 为系统逻辑描述手段设计文件，在QUARTUSII工具软件环境下，采用自顶向下的设计方法，由各个基本模块共同构建了一个基于FPGA的数字钟。
基于XilinxFPGA的数字钟设计
基于FPGA的多功能数字钟一、设计题目基于Xilinx FPGA的多功能数字钟设计二、设计目的1.掌握可编程逻辑器件的应用开发技术——设计输入、编译、仿真和器件编程；2.熟悉一种EDA软件使用；3.掌握Verilog设计方法；4.掌握分模块分层次的设计方法；5.用Verilog完成一个多功能数字钟设计;6.学会FPGA的仿真。
三、设计内容设计实验项目九多功能电子钟✧功能要求：利用实验板设计实现一个能显示时分秒的多功能电子钟，具体要求为：基本功能：1)准确计时，以数字形式显示时、分、秒，可通过按键选择指示当前显示时间范围模式；2)计时时间范围 00:00:00－23:59:593)可实现校正时间功能；4)可通过实现时钟复位功能：00:00:00扩展功能：1)定时报：时间自定(不要求改变)，闹1分钟(1kHz)---利用实验板LED或外接电路实现。
2)仿广播电台正点报时：XX:59:[51,53,55,57(500Hz);59(1kHz)] ---利用实验板LED或外接电路实现。
3)报整点时数：XX:00:[00.5-XX.5](1kHz)，自动、手动---利用实验板LED或外接电路实现。
4)手动输入校时；5)手动输入定时闹钟；6)万年历；7)其他扩展功能；✧设计步骤与要求：1)计算并说明采用Basys2实验板时钟50MHz实现系统功能的基本原理。
2)在Xilinx ISE13.1 软件中，利用层次化方法，设计实现模一百计数及显示的电路系统，设计模块间的连接调用关系，编写并输入所设计的源程序文件。
3)对源程序进行编译及仿真分析（注意合理设置，以便能够在验证逻辑的基础上尽快得出仿真结果）。
4)输入管脚约束文件，对设计项目进行编译与逻辑综合，生成下载所需.bit类型文件。
5)在Basys2实验板上下载所生成的.bit文件，观察验证所设计的电路功能。
四、总体设计思路主体分为分频模块，正常时间模块（包含两个模60计数器和一个模24计数器子模块），闹钟模块（分为一个模60计数器模块，一个模24计数器模块，四个比较器模块），电台报时模块，数码管显示模块（分为模式选择模块，片选信号及扫描程序模块，和译码模块）。
基于FPGA的数字时钟设计
基于FPGA的数字时钟设计一、实验设计目的：1、进一步熟悉QuartusⅡ的软件使用方法；2、熟悉可编程逻辑器件的开发流程及硬件测试方法；3、熟悉基于FPGA的综合数字系统设计方法；二、设计任务及要求：设计一台可以显示时、分、秒的数字钟。
如图：图1 数字钟系统要求：1、能直接显示小时、分、秒，其中小时为以二十四为计数周期；2、当电路发生走时错误时，要求电路有校时功能，可以对时、分单独校正；3、具有闹钟功能，即输入想要定时的时间，当时钟到达该时间时报警，系统可由灯亮代表报警信号。
4、能显示年月日，使其具有日历功能，并能完成对三种日期状态的校正。
三、设计思路：在24进制程序的基础上设计时钟功能，并加入校正模块以实现对时钟的校正。
在实现时钟功能后添加闹钟模块，并用高位信号表示报时信号。
根据时钟设计方法设计日历功能，同样也加入校正模块。
并且根据日期的进位特点（3月31日，4月30日）完善对日历功能的设计。
四、设计原理：1、根据24进制与60进制的进位信号，完成分钟位，小时位的显示，使其构成基本时钟功能。
2、根据24小时的进位信号count,进行年月日功能的实现。
设置K2与K1为日历与时钟的切换键。
3、在时钟电平作用下，设计两个高低电位JZ1与JZ2电平与K2与K1信号同时控制小时位、分钟的校正。
4、用时钟电平clk2作为闹钟的进位信号，设置K2与K1为闹钟和时钟的切换键。
设置MZ1与MZ2控制闹钟的分钟位与小时位，进行闹钟的设定。
5、在K2、K1与使能信号控制下，设置JZ1与JZ2进行对日历的日与月的校正；JZ1与JZ2进行对年份的个位与十位的校正。
6、最终用K1、K2的四种模式控制显示闹钟、时钟与日历的切换显示模块。
五、设计过程：当时间为23：59：59则进位端count为1，此时判别月份与日期，进行相应的日进位与月进位。
模块2：校准与闹钟设置该程序段为分与时校正，当K1=K2=0时，JZ1为1时，进行分校准；JZ2为1时，进行时校准。
基于FPGA的数字时钟设计
FPGA大作业报告定时闹钟（已在DE2板上测试）分析与设计分析题目要求设计一个具有系统时间设置和带闹钟功能的24小时计时器中的应用，大致应该实现计时功能、设置并显示新的闹钟时间、设置新的计时器时间、闹钟功能这四个基础功能。
我们的思路是先设计一个基础计时器开始，再添加各种需要的功能。
即为下图所示：而设计一个基础计时器，则可以考虑用很基础的三个模块完成：分频模块、计时模块、显示模块。
计时模块也是核心的一个部分，我们所需要添加的各种功能模块也可以完全融合在该模块中，当然也可以独立出来。
由题目要求，该系统需要一个系统50MHz时钟，当然也应该给定一个系统复位（或者是模块复位，这里选用仅在时钟模块复位）。
另外需要3个按键，分别是设置按键“set”、设置系统时间按键“tim”、设置闹钟时间按键“alarm”，以及四组时间输入。
我们将四个数码管显示分为shi1、shi0、fen1、fen0，每一个由4位拨动开关控制设定时间，因为每一个最大值最多为“9”（1001），所以用4位足够。
因为要驱动7位数码管，所以输出量的位宽设为7位[6:0]。
最终选定由三个部分组成所有功能。
下图为系统的整个内部关联：设计分频模块功能：将系统时钟50MHz分频为低频秒计数时钟（1Hz）和显示刷新时钟（1KHz）。
端口定义：input clk;output clk1hz , clk1khz ;代码：module fp1hz(clk,clk1hz,clk1khz);input clk; //50MHzoutput clk1hz,clk1khz; //1Hz、1KHzreg[24:0] cnt1;reg clk1hz;always@(posedge clk) //分频1Hzbeginif(cnt1==25'd2*******)begincnt1<=0;clk1hz<=~clk1hz;endelsecnt1<=cnt1+1'b1;endreg[14:0] cnt2;reg clk1khz;always@(posedge clk) //分频1KHzbeginif(cnt2==15'd24999)begincnt2<=0;clk1khz<=~clk1khz;endelsecnt2<=cnt2+1'b1;endendmodule时钟处理模块功能：在秒时钟下计数，实现基本计时器功能，并且添加设置系统时间和闹钟时间以及闹铃功能（用LED取代）。
数字钟开题报告
数字钟开题报告一、项目背景在我们日常生活中，数字钟已经成为了我们生活不可或缺的一部分。
不论是在家庭、学校还是办公场所，我们都能看到数字钟的身影。
数字钟不仅仅是一个时间显示工具，它还承载着人们对时间的认知和规划。
随着科技的不断进步，数字钟的功能和样式也得到了不断的改进和升级。
数字钟的研发和创新一直是一个热门领域，吸引着众多科研人员和技术工作者的关注。
二、项目目的本项目旨在设计和制造一款功能强大、样式独特的数字钟。
通过开展该项目，我们将探索数字钟的各种特性和功能，并结合市场需求进行创新设计。
通过项目的实施，我们旨在提高数字钟的显示精度、扩展其功能，增强用户对时间的感知和管理。
此外，我们还将关注数字钟的外观设计，使其能够融入各种生活场景，成为一件艺术品。
三、项目计划1. 前期准备阶段：在该阶段，我们将进行市场调研和用户需求分析，了解当前市场上数字钟的现状和存在的问题，并通过用户调研确定我们设计的数字钟的目标用户群体。
同时，我们还将组建项目团队，明确各个成员的职责和任务。
2. 设计与开发阶段：在该阶段，我们将进行数字钟的整体设计和功能设计。
我们将考虑数字钟的显示精度、稳定性和可靠性等方面，并引入先进的技术和材料进行创新。
同时，我们还将进行外观设计，力求使数字钟具有简约、时尚的外观风格。
3. 制造与测试阶段：在该阶段，我们将进行数字钟的制造和测试工作。
我们将与供应商合作，选择合适的材料和零部件，并组织制造工作。
同时，我们还将进行严格的质量控制和测试，确保数字钟的品质和各项功能的正常运行。
4. 推广与销售阶段：在该阶段，我们将进行数字钟的推广和销售工作。
我们将通过各种途径宣传和推广我们的产品，建立并维护与用户的良好关系。
同时，我们还将与合作伙伴开展销售渠道的合作，确保数字钟能够进入市场并得到用户的认可和喜爱。
四、预期成果1. 设计与制造一款功能强大、样式独特的数字钟。
2. 提高数字钟的显示精度和稳定性，扩展其功能，增强用户对时间的感知和管理。
fpga数字钟课程设计报告
课程设计报告设计题目：基于FPGA的数字钟设计班级：电子信息工程1301姓名：王一丁指导教师：李世平设计时间：2016年1月摘要EDA（ElectronicDesignAutomation）电子设计自动化，是以大规模可编程器件为设计载体，以硬件描述语言为系统逻辑描述的主要表达方式，通过相关的软件，自动完成软件方式设计得电子系统到硬件系统，最终形成集成电子系统或专用集成芯片。
本次课程设计利用QuartusII为设计软件，VHDL为硬件描述语言，结合所学知识设计一个多功能时钟，具有显示年、月、日、时、分、秒显示，计时，整点报时，设定时间等功能。
利用硬件描述语言VHDL对设计系统的各个子模块进行逻辑描述，采用模块化的思想完成顶层模块的设计，通过软件编译、逻辑化简、逻辑综合优化、逻辑仿真、最终完成本次课程设计的任务。
关键词：EDAVHDL语言数字钟目录摘要1课程设计目的2课程设计内容及要求设计任务设计要求3VHDL程序设计方案论证系统结构框图设计思路与方法状态控制模块时分秒模块年月日模块显示模块扬声器与闹钟模块整体电路4系统仿真与分析5课程设计总结，包括.收获、体会和建议6参考文献1课程设计目的(1)通过设计数字钟熟练掌握EDA软件(QUARTUSII)的使用方法，熟练进行设计、编译，为以后实际工程问题打下设计基础。
(2)熟悉VHDL硬件描述语言，提升分析、寻找和排除电子设计中常见故障的能力。
(3)通过课程设计，锻炼书写有理论根据的、实事求是的、文理通顺的课程设计报告。
2课程设计内容及要求设计任务(1)6个数字显示器显示时分秒，setpin按键产生一个脉冲，显示切换为年月日。
(2)第二个脉冲可预置年份，第三个脉冲可以预置月份，依次第四、五、六、七个脉冲到来时分别可以预置时期、时、分、秒，第八个脉冲到来后预置结束正常从左显示时分秒。
(3)up为高时，upclk有脉冲到达时，预置位加一，否则减一。
设计要求(1)在基本功能的基础上，闹钟在整点进行报时，产生一定时长的高电平。
基于FPGA：电子钟的设计报告
电子钟的设计报告姓名：< >组别：< >专业班级：< >目录目录 (1)一、数字钟的设计要求 (2)二、顶层设计 (2)三、模块 (3)1.顶层模块 (3)2.分频器模块 (4)3.按键消抖模块 (4)4.计时模块 (5)5.显示模块 (6)6.报时和闹钟模块 (6)四、系统调试及运行结果分析 (7)1、硬件调试 (7)2、软件调试 (8)3、调试过程及结果 (8)（1）显示模块调试 (8)（2）时间系统模块调试 (9)五、总结 (9)一、数字钟的设计要求设计一个具有时、分、秒计时第二电子钟电路，按24小时制记时。
要求：1、准确计时，以数字形式显示时、分、秒的时间；2、具有分、时校正功能，校正输入脉冲频率为1Hz;3、具有仿广播电台整点报时的功能，即每逢59分51秒、53秒、55秒及57秒时，发出4声500Hz低音，在59分59秒时发出一声1kHz高音，它们的持续时间均为1秒。
最后一声高音结束的时刻恰好为正点时刻。
4、具有定时闹钟功能，且最长闹铃时间为一分钟。
要求可以任意设置闹钟的时、分；闹铃信号为500Hz和1kHz的方波信号，两种频率的信号交替输出，且均持续1S。
设置一个停止闹铃控制键，可以停止输出闹铃信号。
二、顶层设计采用自顶向下的设计方法，首先根据数字时钟的功能要求进行顶层设计和分析，用FPGA实现系统的计时、显示驱动、按键输入处理、仿广播电台整点报时的功能。
根据实训平台的硬件资源情况，输入信号包括时钟输入和按键输入，其中系统时钟由实训平台核心板50MHz晶振提供，拨码开关作为校时、闹钟时间设置和复位的信号输入，输出信号包括峰鸣器控制输出、8位动态数码管位选和段选控制输出。
数字电字时钟系统主要有分频器模块、按键消抖模块、计时模块、整点报时和闹铃模块和显示驱动模块构成。
三、模块1.顶层模块如下图所示。
2.分频器模块分频器模块的主要功能是为其他模块提供时钟信号。
基于FPGA的多功能数字钟设计开题报告
毕业设计(论文）开题报告
课题名称基于FPGA的多功能数字钟设计
学院计算机与电子信息学院
专业电子信息工程
班级2008级（1）班
学号0807200153
姓名梁日柳
广西大学本科生毕业设计(论文）开题报告
学号
0807200153
学生姓名
梁日柳
学院
计算机与电子信息学院
专业年级
电子信息工程2008级（1）班
第三阶段：（2012·3·1—2012·3·31）：开始进行多功能数字钟设计，将主要模块设计好，达到设计的要求,然后编写相应的程序，实现设计的功能，单元电路的设计、安装及调试。
第四阶段：（2012·4·1—2012·4·30）：整体电路的安装及调试.
第五阶段：(2012·5·1-2012·5·30)：项目结果整理，编写项目研究报告,结题。制造出具有一定特色功能的多功能数字电子钟，总结项目研究设计(论文）题目
基于FPGA的多功能数字钟设计
一、本课题国内外研究动态及意义：
一、引言
本设计采用EDA以硬件描述语言（VHDL)为系统逻辑描述手段设计文件,采用自顶向下的设计发放，由各个基本模块共同构建了一个基于FPGA的数字时钟.
二、课题背景
利用EDA技术进行电子系统的设计具有以下几个特点:采用自顶向下的设计方法;用软件的形式设计硬件;用软件的方式设计过程中可用相关软件进行仿真;系统可现场编程，在线升级；整个系统集成在一个芯片上,体积小,功耗低，可靠性高.因此，EDA技术是现代电子设计的发展趋势。
主要参考文献:
[1］潘 松。VHDL实用教程[M］。成都:成都电子科技大学出版社，2000.
[2]侯伯亨.硬件描述语言与数字逻辑电路设计[M]。陕西：西安电子科技大学出版社,2000.
基于FPGA的数字电子时钟
第1章绪论数字化是电子设计发展的必由之路已成为共识。
在数字化的道路上，我国电子设计技术的发展经历了，并将继续经历许多重大的变革与飞跃、从应用SSI通用数字电路芯片构成电路系统，到广泛地应用MCU(微控制器或单片机)，它使得电子系统的智能化水平在广度和深度上产生了质的飞跃。
MCU的广便应用并没有抛弃SSI的应用，而是为它们在电于系统中找到了更合理的地位。
随着社会经济发展的延伸、各类新型电子产品的开发为我们提出了许多全新的课题和更高的要求。
FPGA在EDA基础上的广泛应用．从某种意义上说，新的电子系统运转的物理机制又将回到原来的纯数字电路结构，但这是—种更高层次的循环，应是一次否定之否定的运动，它在更高层次上容纳了过去数字技术的优秀部分，对MCU系统将是—种扬弃，但在电子设计的技术操作和系统构成的整体上却发生质的飞跃。
如果说MCU在逻辑的实现上是无限的话，那么高速发展的FPGA 不但包括了MCU这一特点，并兼有串、并工作方式和高速、高可靠性以及宽口径适用等诸多方面的特点、不仅如此，随着EDA技术的发展和FPGA在深亚微米领域的进军、它们与MCU、MPU、DSP、A／D、D／A、RAM和ROM等独立器件问的物理与功能界限正日趋模糊。
以大规模集成电路为物质基础的EDA技术终于打破了软硬件之间最后的屏障，使软硬件工程师们有了共同的语言[1]。
1.1 课题背景电子产品随着技术的进步，更新换代速度可谓日新月异。
不同行业层出不穷的技术需求，使得对配套电子系统或部件的功能、可靠性、集成度、成本、设计周期的要求日益提高。
随着时间的推移，科学研究与技术开发行为日益市场化，而远非纯粹的学术行为，这要求设计工作必须在较短的时间内出色完成，技术人员感到工作压力越来越大。
显然，采用传统的电子设计手段完成复杂电子系统设计显得越来越力不从心了，传统的电子设计与现实手段受到极大的挑战。
如果在激烈的技术产品竞争中仍沿用老办法，很可能在激烈的竞争中处于被动落后的境地，例如，当设计比较复杂的电子系统时，要等到做完全部硬件试验才开始设计印制电路板，这样，设计周期必然会相应拉长，即使设计出印制电路板来，也很难保证它的电气连接全部正确、各个元器件参数合理以及完善的电磁兼容性能，如果需要设计实现的数字电路部份规模较大，仍习惯地利用中、小规模数字集成芯片实现，电路的集成度和可靠性在许多应用场合会受到很大限制，甚至根本无法满足需求。
数字钟开题报告
数字钟开题报告引言数字钟是一种显示时间的设备，它使用数字显示时间，相比传统的时钟更加精确和方便。
随着科技的发展，数字钟在我们的日常生活中扮演着越来越重要的角色。
本文将探讨数字钟的开发和设计过程，并提出一种新型数字钟的创新设计。
1. 背景介绍在现代社会中，时间的管理变得越来越重要。
传统的机械钟和挂钟不再满足人们对时间准确性和方便性的要求。
数字钟的出现填补了这一空缺，使人们能够更加精确地了解时间。
数字钟不仅在家庭和办公场所中得到广泛应用，还在交通系统、学校、医院等各种环境中使用。
因此，数字钟的开发和设计变得越来越重要。
2. 设计目标本文旨在设计一种新型数字钟，具有以下特点：（1）高精确度：数字钟应具有高精确度，能够准确显示当前时间，并且能够自动调整和校准时间。
（2）友好用户界面：数字钟应具有直观的用户界面，易于设置和操作。
（3）多功能：数字钟应具备除了显示时间的基本功能外，还应增加一些其他实用的功能，比如闹钟、定时器和温度显示等。
（4）外观设计：数字钟的外观设计应别致、美观，适应各种环境和场合的需求。
3. 设计过程（1）需求分析：首先，我们需要明确数字钟应该具备的功能和特性。
通过调研市场上已有的数字钟产品，收集用户的意见和反馈，进行需求分析，确定用户的需求和期望。
（2）系统设计：在需求分析的基础上，进行数字钟的系统设计。
包括硬件设计和软件设计。
硬件设计涉及到电路设计、显示屏选择、外壳设计等；软件设计包括程序开发和用户界面设计等。
（3）原型制作：根据系统设计的结果，制作数字钟的原型。
可以通过3D打印等方式制作外壳，编写程序并进行测试。
（4）性能测试和优化：对数字钟进行多方面的性能测试，包括精确度测试、显示效果测试等。
根据测试结果对数字钟进行优化和改进，以达到设计目标。
（5）生产和上市：通过量产制造数字钟，并进行市场推广，以满足用户的需求。
4. 创新设计本文的重点是提出一种新型数字钟的创新设计。
我们计划在普通数字钟的基础上增加以下功能：（1）声控功能：数字钟可以通过声音识别技术，实现语音指令的操作，比如通过喊“关闭闹钟”来关闭闹钟功能。
基于FPGA的1GHz时钟电路设计的开题报告
基于FPGA的1GHz时钟电路设计的开题报告一、选题背景随着现代先进电子技术的不断发展和应用，数字电子技术在各领域的运用越来越广泛，其中就包括高速数字系统。
在数字系统中，时钟信号是非常重要的，因为其可以同步各个电路模块的运算，使系统按照预设的节拍工作。
因此，高稳定度、低噪声、高精度的时钟信号的设计和实现就显得尤为重要。
FPGA（Field Programmable Gate Array）芯片作为现代数字电路设计中一个重要的载体，被广泛应用于数字信号处理、通信系统等领域中。
然而，由于FPGA芯片上工作电压低、工作频率高、功耗大等特点，使得FPGA中的时钟电路设计变得更加复杂和困难。
因此，本课题拟在FPGA芯片上设计1GHz的高精度、低噪声、低功耗时钟电路，旨在实现高速数字系统的节拍同步工作，提高数字系统的可靠性与稳定性。
二、选题意义随着数字系统的不断进步，数字时钟信号的频率已经从以前的几十MHz 提高到几百MHz甚至更高的频率。
而当数字系统的工作频率越高时，所需要的同步精度、噪声、功耗等指标也越高。
这就对时钟信号的设计和实现提出了更高的要求。
本课题拟设计1GHz的时钟电路，不仅在现代数字电子技术应用方面有着非常广泛的应用前景，也可以在核心处理器、高速通信系统、高速传感系统、雷达信号处理等多领域中得到广泛的应用。
三、主要内容本课题拟采用数字锁相环（Digital Phase Locked Loop, DPLL）作为主要的时钟电路结构实现方案，其中包括基于FPGA的时钟信号产生电路、PLL电路、时钟缓冲电路等模块的设计与实现。
具体实现步骤如下：1. 根据FPGA芯片时钟输入特性，设计24MHz的晶振电路，并进行合适电平转换以匹配FPGA芯片；2. 设计DDS产生1GHz的时钟信号，包括相位调节、累加器、输出等模块；3. 设计数字锁相环（DPLL），包括相位检测器（Phase Detector, PD）、低通滤波器（Loop Filter, LF）、控制电压信号产生器等模块；4. 实现时钟缓冲电路，保证时钟信号的电平符合标准，并使其可以驱动FPGA芯片内部的计数器、寄存器等高速数字电路；5. 在FPGA芯片上进行时钟电路的综合与布局布线，并进行实测、分析验证。
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开题报告
毕业设计题目：基于FPGA的数字钟系统设计
基于FPGA的数字钟系统设计
开题报告
1选题目的意义和可行性
在这个时间就是金钱的年代里，数字电子钟已成为人们生活中的必需品。
目前应用的数字钟不仅可以实现对年、月、日、时、分、秒的数字显示，还能实现对电子钟所在地点的温度显示和智能闹钟功能，广泛应用于车站、医院、机场、码头、厕所等公共场所的时间显示。
随着现场可编程门阵列( field program-mable gate array ，FPGA) 的出现，电子系统向集成化、大规模和高速度等方向发展的趋势更加明显[1]，作为可编程的集成度较高的ASIC，可在芯片级实现任意数字逻辑电路，从而可以简化硬件电路，提高系统工作速度，缩短产品研发周期。
故利用FPGA这一新的技术手段来研究电子钟有重要的现实意义。
设计采用FPGA现场可编程技术，运用自顶向下的设计思想设计电子钟。
避免了硬件电路的焊接与调试，而且由于FPGA的I /O端口丰富，内部逻辑可随意更改，使得数字电子钟的实现较为方便。
本课题使用Cyclone EP1C6Q240的FPGA器件，完成实现一个可以计时的数字时钟。
该系统具有显示时、分、秒，智能闹钟，按键实现校准时钟，整点报时等功能。
满足人们得到精确时间以及时间提醒的需求，方便人们生活[2-3]。
2 研究的基本内容与拟解决的主要问题
2.1研究的基本内容
数字时钟是采用电子电路实现对时间进行数字显示的计时装置，由于数字集成电路的发展和石英晶体振荡器的广泛应用，使得数字钟的精度不断提高。
数字时钟系统的实现有很多，可以利用VerilogDHL语言在Quartus II里实现时、分、秒计数的功能。
在芯片内部存储器设24个字节分别存放时钟的时、分、秒信息。
数字时钟首先是秒位（共8位）上按照系统时钟CLK进行计数，存储器内相应的秒值加1；若秒位的值达到60（110000），则将其清零，并将相应的分位（共8位）的值加1；若分值达到60（110000），则清零分位，并将时位（共8位）的值加1；若计数满24（100100）后整个系统从0开始重新进行计数。
本设计使用Cyclone EP1C6Q240的FPGA器件为核心，通过编写程序，完成此电子时钟的主要功能显示时，分，秒，以及通过按键实现校准时钟主要功能，[5]使用LED液晶屏显示，分别显示时，分，秒。
并且能够实现附加功能----闹铃设置功能和整点报时。
[4]
2.2 拟要解决的问题
本设计电子钟系统功能简单，用Cyclone EP1C6Q240的FPGA器件为核心，通过编写程序，完成此电子时钟的主要功能。
本课题主要解决以下问题：
(1)学习VerilogDHL语言、运用Quartus II环境进行程序设计。
用VerilogDHL语言能进行综合的电路设计，也可用于电路的仿真；设计的规模是任意的，语言不对设计规模施加任何限制；内置各种基本的逻辑门。
便于改进和扩充，有利于本系统的研制，并使其性能更完备的。
(2)在了解Cyclone EP1C6Q240的FPGA器件的基础上设计程序。
对于Altera公司Cyclone系列EP1C6Q240芯片需要有所了解，数码管显示、键盘输入，都在芯片上分配各自的I/O口引脚，这样就需要对各自的I/O口配置，并且编写各自的程序，来实现各自的功能。
与此同时，为了保护芯片，未使用的引脚都要设置三态输入。
(3)Cyclone EP1C6Q240的FPGA器件的动态数码管和显示模块程序的编写。
需要了解EP1C6Q240内部原理构造，熟悉动态数码管和显示模块的内部功能指令。
(4)实现闹铃设置功能和整点报时的附加功能的程序编写。
(5)将各个模块单独调试成功后，进行整合，进行整体系统调试。
3总体研究思路及预期研究成果
3.1总体研究思路
本设计通过在Quartus II编程、运用芯片，实现时间显示。
运用键盘对时间进行调时，并且设定闹钟和定时闹铃。
设计系统由计时模块、显示模块、键盘模块、闹铃模块、校时模块6个模块组成，电路系统构成如图1所示：
图1数字时钟电路系统构成框图
(1) 分频模块
晶体振荡器是构成数字式时钟的核心，振荡器的稳定度及频率的精度决定了数字钟计时的准确程度，它保证了时钟的走时准确及稳定。
石英晶体的选频特性非常好，只有某一频率点的信号可以通过它，其它频率段的信号均会被它所衰减，而且，振荡信号的频率与振荡电路中的R 、C 元件的数值无关。
因此，这种振荡电路输出的是准确度极高的信号。
[6]然后再利用分频电路，将其输出信号转变为秒信号，其组成框图如图2。
图2秒信号产生电路框图 本系统使用的晶体振荡器电路给数字钟提供一个频率稳定准确的48MHz 的方波信号，其输出至分频电路。
经分频后输出1HZ 的标准秒信号CLK 、4MHZ 的按键扫描信号、1KHZ 的按键去抖信号和500HZ 用于报时模块的输入信号。
(2) 计时模块
将时钟的时、分、秒分成24个字节，秒的个位为hour[3,0]，十位为hour[4,7]以分频电路 石英晶体 振荡电路 秒信号
此类推到hour[23,20]。
数字时钟首先是秒位（共8位）上按照系统时钟CLK进行计数，存储器内相应的秒值加1；若秒位的值达到60（110000），则将其清零，并将相应的分位（共8位）的值加1；若分值达到60（110000），则清零分位，并将时位（共8位）的值加1；若计数满24（100100）后整个系统从0开始重新进行计数。
(3) 显示模块
静态数码管通过分频模块得到1Hz的频率信号，加载于时钟输入端，最后通过气短译码模块一码后在数码管上显示出来。
动态数码管的8个数码管分别由8个选通信号DIG0~DIG7来选择。
被选通的数码管显示数据，其余关闭。
但是本系统的时钟是能够实现在同一时间内显示8个数码管上的时间值，这样就必须是的8个选通信号DIG0~DIG7分别单独选通，同时在段信号输入口加上对应数据管上显示的数据，于是随着选通信号的扫描就能实现扫描显示的目的。
[7]
(4) 闹钟模块
闹铃模块用蜂鸣器实现，当系统时间走时到整点或者是闹铃设置的时间，蜂鸣器会响起。
(5) 键盘模块
键盘模块设有4个独立键盘，功能分别为“设置”、“确认”、“加/闹铃开关”、“减/整点报时开关”。
系统内通过编写键盘调时的程序，进行调用来实现。
(6) 校时模块
按下设置键可以进去Mode模式，选择闹钟定时或者是时钟校时。
可以通过“加/闹铃开关”、“减/整点报时开关”两个键的控制来实现调节闹钟定时功能或者调时的功能。
3.2研究预期成果
在Quartus II下程序调试成功，在FPGA的EP1C6Q240芯片上进行烧写运行，可以成功初始化时间信息，并且更新时间：能显示时间信息时、分、秒。
液晶屏的第四行显示时钟调整文字。
实现键盘控制程序，可以通过四个按键（设置、加键/闹钟开关、减键/整点报时开关、确认）对时间进行调时，先按下“设置”键，界面切换到调时界面，“加键”和“减键”分别对对应时间值进行加“1”和减“1”修改，修
改完毕按“确认”退出。
同时，也可以通过按键设定闹钟时间，时间到蜂鸣器鸣叫的功能。
4研究工作计划
起止时间内容
2012.11.21~2013. 01.19 完成开题报告、文献综述、英文翻译并上交
2013.01.20~2013. 01.21 开题报告答辩，并对开题报告、文献综述、英文翻译修改2013.01.22~2013.02.18 熟悉FPGA，熟练掌握VerilogHDL编程语言
2012.02.19~2012.03.19 完成时钟更新程序和LED显示程序
2013.03.20~2013. 03.22 毕业设计中期检查
2013. 03.23~2013.04.20 实现按键校准功能、闹铃设置功能和整点报时的功能，调试修改程序，准备撰写论文
2013.05.04~2013.05.10 2013.05.04~2013.05.10 论文初稿上交，指导教师评阅评阅教师评阅
2013.05.11~2013.05.12 毕业设计第一次论文答辩
参考文献
[1] 张强.基FPGA的多功能数字钟的设计与实现[ J ].仪器表用户,2008,15( 6 ) :103—104.
[2] 潭浩强. C程序设计[M]. (第二版). 清华出版社. 1999: 4-33
[3] 红军, 谢玉芬, 方便. 使用的电子日历钟程序[J]. 电脑编程技巧与维修, 1997, (4): 20-25
[4] 张勇. 制作基于DS1302的电子时钟时的难点分析[J]. 济南职业学院学报, 2006.6,(3): 74-75
[5] 葛澎. FPGA时钟设计[J]. 现代电子技术, 2011.9(34-11): 171-176
[6] Song Kezhu. FPGA based digital clock Design[J].Nuclear Electronics & Detect ion Technology. 2008(05):983-986
[7] 刘笑嫘;何广平;FPGA芯片的配置与下载[J];科技信息;2011(15):235-238。