基于verilog按键消抖设计

基于verilog按键消抖设计
关于键盘的基础知识，我就以下面的一点资料带过，因为这个实在是再基础不过的东西了。

然后我引两篇我自己的博文，都是关于按键消抖的，代码也正是同目录下project里的。

这两篇博文都是ednchina的博客精华，并且在其blog 首页置顶多日，我想对大家会很有帮助的。

键盘的分类
键盘分编码键盘和非编码键盘。

键盘上闭合键的识别由专用的硬件编码器实现，并产生键编码号或键值的称为编码键盘，如计算机键盘。

而靠软件编程来识别的称为非编码键盘。

在单片机组成的各种系统中，用的最多的是非编码键盘。

也有用到编码键盘的。

非编码键盘有分为：独立键盘和行列式（又称为矩阵式）键盘。

按键在闭合和断开时，触点会存在抖动现象：
从上面的图形我们知道，在按键按下或者是释放的时候都会出现一个不稳定的抖动时间的，那么如果不处理好这个抖动时间，我们就无法处理好按键编码，所以如何才能有效的消除按键抖动呢？让下面的两篇博文日志给你答案吧。

经典的verilog键盘扫描程序
拿到威百仕( VibesIC )的板子后就迫不及待的开始我的学习计划，从最基础的分频程序开始，但看到这个键盘扫描程序后，直呼经典，有相见恨晚的感觉，还想说一句：威百仕( VibesIC )，我很看好你！WHY？待我慢慢道来，这个程序的综合后是0error,0warning。

想想自己编码的时候那个warning是满天飞，现在才明白HDL设计有那么讲究了，代码所设计的不仅仅是简单的逻辑以及时序的关系，更重要的是你要在代码中不仅要表现出每一个寄存器，甚至每一个走线。

想想我写过的代码，只注意到了前者，从没有注意过后者，还洋洋自得以为自己也算是个高手了，现在想来，实在惭愧啊！学习学习在学习，这也重新激发了我对HDL设计的激情，威百仕给了我一个方向，那我可要开始努力喽！
废话说了一大堆，看程序吧：（本代码经过ise7.1i综合并下载到SP306板上验证通过）
//当三个独立按键的某一个被按下后，相应的LED被点亮；再次按下后，LED
熄灭，按键控制LED亮灭
`timescale 1ns/1ns
module keyscan(
clk,
rst_n,
sw1_n,
sw2_n,
sw3_n,
//output
led_d3,
led_d4,
led_d5
);
input clk; //主时钟信号，48MHz
input rst_n; //复位信号，低有效
input sw1_n,sw2_n,sw3_n; //三个独立按键，低表示按下
output led_d3,led_d4,led_d5; //发光二极管，分别由按键控制
// ---------------------------------------------------------------------------
reg [19:0] cnt; //计数寄存器
always @ (posedge clk or negedge rst_n)
if (!rst_n) //异步复位
cnt <= 20'd0;
else
cnt <= cnt + 1'b1;
reg [2:0] low_sw;
always @(posedge clk or negedge rst_n)
if (!rst_n)
low_sw <= 3'b111;
else if (cnt == 20'hfffff) //满20ms，将按键值锁存到寄存器low_sw中 low_sw <= {sw3_n,sw2_n,sw1_n};
// ---------------------------------------------------------------------------
reg [2:0] low_sw_r; //每个时钟周期的上升沿将low_sw信号锁存到lo w_sw_r中
always @ ( posedge clk or negedge rst_n )
if (!rst_n)
low_sw_r <= 3'b111;
else
low_sw_r <= low_sw;
//当寄存器low_sw由1变为0时，led_ctrl的值变为高，维持一个时钟周期
wire [2:0] led_ctrl = low_sw_r[2:0] & ( ~low_sw[2:0]);
reg d1;
reg d2;
reg d3;
always @ (posedge clk or negedge rst_n)
if (!rst_n)
begin
d1 <= 1'b0;
d2 <= 1'b0;
d3 <= 1'b0;
end
else
begin //某个按键值变化时，LED将做亮灭翻转
if ( led_ctrl[0] ) d1 <= ~d1;
if ( led_ctrl[1] ) d2 <= ~d2;
if ( led_ctrl[2] ) d3 <= ~d3;
end
assign led_d5 = d1 ? 1'b1 : 1'b0; //LED翻转输出
assign led_d3 = d2 ? 1'b1 : 1'b0;
assign led_d4 = d3 ? 1'b1 : 1'b0;
endmodule
也许初看起来这段代码似乎有点吃力，好多的always好多的wire啊，而我
们通常用得最多的判断转移好像不是主流。

的确是这样，一个好的verilog代码，用多个always语句来分摊一个大的always来执行，会使得综合起来更快，这也是接前两篇日志说到代码优化的一个值得学习的方面。

其次是wire连线很多，
你要是仔细研究代码，不难发现所有的锁存器的连线关系编程者都考虑到了，这样就不会平白无故的生成意想不到的寄存器了，这也是一个优秀代码的必备要素。

上面说的是代码风格，下面就看程序的编程思想吧。

前两个always语句里其实是做了一个20ms的计数，每隔20ms就会读取键值，把这个键值放到寄存器l ow_sw中，接下来的一个always语句就是把low_sw的值锁存到low_sw_r里，
这样以来，low_sw和low_sw_r就是前后两个时钟周期里的键值了，为什么要这样呢？看下一个语句吧：
wire [2:0] led_ctrl = low_sw_r[2:0] & ( ~low_sw[2:0]);
仔细分析，你会发现当没有键按下时，low_sw=low_sw_r=3’b111，此时的le d_ctrl=3’b000；只有当low_sw和low_sw_r的某一位分别为0和1时，才可能使led_ctrl的值改变（也就是把led_ctrl的某一位拉高）。

那么这意味着当键值由1跳变到0时才可能把led_ctrl拉高。

回顾前面的20ms赋键值，也就是说每20ms 内如果出现按键被按下，那么有一个时钟周期里led_ctrl是会被拉高的，而再看后面的程序，led_ctrl的置高就使得相应的LED灯的亮灭做一次改变，这就达到了目的。